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通信网络  WP324 -采用低成本FPGA的全新高速广播视频连接解决方案

使用 Xilinx Spartan™-3E 或 Spartan-3A FPGA，和National Semiconductor 公司的 PHY，并使用 Xilinx视频处理 IP 核，提供了一种灵活且极具成本效益的方法来应对多速率广播方面的挑战。

https://www.eeworm.com/dl/564/33730.html

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通信网络  基于FPGA的10M/100M以太网控制器的设计

介绍了一种10M/ 100M 以太网控制器的实现方法,该控制器以FIFO 作为帧缓存,通过程序设计实现10M/ 100M 自适应,设计中采用WS 接口,提高了设计的灵活行,可以实现与其他SOC 的互连[1 ] ,该设计采用VerilogHDL 硬件描述语言编程,基于ISE 开发环境,在Xilinx 公司的Spartan2 Ⅲ系列FPGA XC3S1000242FT256C 上实现。关键词:以太网MA ...

https://www.eeworm.com/dl/564/33878.html

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FPGA 100 10 以太网控制器

其他  MATLAB的FPGA数字信号处理程序类似于DSP的C语言简称SG

MATLAB的FPGA数字信号处理程序类似于DSP的C语言简称SG，大家指教！！

https://www.eeworm.com/dl/534/137904.html

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MATLAB FPGA DSP C语言

其他  MATLAB的FPGA数字信号处理程序类似于DSP的C语言简称SG

MATLAB的FPGA数字信号处理程序类似于DSP的C语言简称SG，大家指教！！

https://www.eeworm.com/dl/534/137905.html

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MATLAB FPGA DSP C语言

其他  MATLAB的FPGA数字信号处理程序类似于DSP的C语言简称SG

MATLAB的FPGA数字信号处理程序类似于DSP的C语言简称SG，大家指教！！

https://www.eeworm.com/dl/534/137906.html

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MATLAB FPGA DSP C语言

VHDL/FPGA/Verilog 这个是基于NIOS II的FPGA平台的一个CF卡的接口模块

这个是基于NIOS II的FPGA平台的一个CF卡的接口模块，是在Quartus II下的完整工程包

https://www.eeworm.com/dl/663/148725.html

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NIOS FPGA 接口模块

单片机开发  使用xilinx公司的FPGA实现了七段码的定时器时钟程序

使用xilinx公司的FPGA实现了七段码的定时器时钟程序

https://www.eeworm.com/dl/648/157186.html

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xilinx FPGA 七段码定时器

VHDL/FPGA/Verilog FPGA数字移相器,编程环境为QUIRTE2,编程语言采用硬件描述语言vhdl

FPGA数字移相器,编程环境为QUIRTE2,编程语言采用硬件描述语言vhdl

https://www.eeworm.com/dl/663/158163.html

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QUIRTE FPGA vhdl 数字移相器

VHDL/FPGA/Verilog vhdl实现的直流电机控制器通用程序对不同fpga/cpld

vhdl实现的直流电机控制器通用程序对不同fpga/cpld，可能需要修改部分源代码。

https://www.eeworm.com/dl/663/159547.html

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vhdl fpga cpld 直流电机

VHDL/FPGA/Verilog 移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件

移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件

https://www.eeworm.com/dl/663/170347.html

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FPGA VHDL 移位硬件

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通信网络  WP324 -采用低成本FPGA的全新高速广播视频连接解决方案

通信网络  基于FPGA的10M/100M以太网控制器的设计

其他  MATLAB的FPGA数字信号处理程序类似于DSP的C语言简称SG

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其他  MATLAB的FPGA数字信号处理程序类似于DSP的C语言简称SG

VHDL/FPGA/Verilog 这个是基于NIOS II的FPGA平台的一个CF卡的接口模块

单片机开发  使用xilinx公司的FPGA实现了七段码的定时器时钟程序

VHDL/FPGA/Verilog FPGA数字移相器,编程环境为QUIRTE2,编程语言采用硬件描述语言vhdl

VHDL/FPGA/Verilog vhdl实现的直流电机控制器通用程序对不同fpga/cpld

VHDL/FPGA/Verilog 移位相加硬件乘法器,基于FPGA的VHDL语言编写的,含有全部文件