搜索:1Hz

找到约 120 项符合「1Hz」的查询结果

结果 120
https://www.eeworm.com/dl/663/480656.html VHDL/FPGA/Verilog

  (1)设计一个4位十进制的频率计其测量范围1Hz~9.999KHz;6 N3 G8 k( U- @ n* A   (2)记数过程结束后

  (1)设计一个4位十进制的频率计其测量范围1Hz~9.999KHz;6 N3 G8 k( U- @ n* A   (2)记数过程结束后,保存并显示结果;
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https://www.eeworm.com/dl/663/494317.html VHDL/FPGA/Verilog

键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz

键控加/减计数器,将20MHz系统时钟经分频器后可得到5M、1M、100K、10K、5K、1K、10Hz、1Hz
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https://www.eeworm.com/dl/656/255683.html Java书籍

虚拟声卡频率计: 1.请使用支持44100Hz采样频率的声卡。 2.频率测量范围:1Hz—16384Hz。 3.采样时间:1秒(S)。 4.被测信号从声卡线路输入端的左或右声道

虚拟声卡频率计: 1.请使用支持44100Hz采样频率的声卡。 2.频率测量范围:1Hz—16384Hz。 3.采样时间:1秒(S)。 4.被测信号从声卡线路输入端的左或右声道,或两个声道同时输入,也可从话筒端输入。
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https://www.eeworm.com/dl/648/480670.html 单片机开发

一﹑指标要求:. A: f5 b G A( d8 n   (1)设计一个4位十进制的频率计其测量范围1Hz~9.999KHz;6 N3 G8 k( U- @ n* A   (2)记数过程结束

一﹑指标要求:. A: f5 b G A( d8 n   (1)设计一个4位十进制的频率计其测量范围1Hz~9.999KHz;6 N3 G8 k( U- @ n* A   (2)记数过程结束后,保存并显示结果;
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https://www.eeworm.com/dl/663/283949.html VHDL/FPGA/Verilog

基于FPGA的数字频率计的设计

基于FPGA的数字频率计的设计,可测量从1hz到10000hz,误差在1hz以内,是EDA课程学习很好的实例。
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https://www.eeworm.com/dl/534/429090.html 其他

基于VHDL语言的倒计时模块程序

基于VHDL语言的倒计时模块程序,1Hz时钟
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https://www.eeworm.com/dl/663/369957.html VHDL/FPGA/Verilog

智能频率计 1. 频率测量范围为1Hz~1MHz 2. 当频率在1KHz以下时采用测周方法 其它情     况采用测频方法.二者之间自动转换 3. 测量结果显示在数码管上,单位可以是Hz

智能频率计 1. 频率测量范围为1Hz~1MHz 2. 当频率在1KHz以下时采用测周方法 其它情     况采用测频方法.二者之间自动转换 3. 测量结果显示在数码管上,单位可以是Hz(H)、    KHz(AH)或MHz(BH)。 4. 测量过程不显示数据,待测量结果结束后,直接显示结果。 ...
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https://www.eeworm.com/dl/903736.html 技术资料

基于lm3s811的测频程序(宽带前置放大电路)

测频范围1hz~6Mhz.利用Stellaris文件库编写。
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https://www.eeworm.com/dl/663/433102.html VHDL/FPGA/Verilog

等精度测频 FPGA程序

等精度测频 FPGA程序,能实现很好的精度,最高大1HZ
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https://www.eeworm.com/dl/980186.html 技术资料

数字频率计的设计

时钟基准模块主要是为了产生1Hz的方波信号,作为测频控制模块的时钟输入。系统的基准时钟输入为20MHz/256=78125Hz,所以为得到1Hz的时钟信号,必须对输入时钟进行78125次分频。由于是奇数倍分频,可利用时钟下降沿比上升沿延迟半个周期的性质得到1Hz的方波信号。 ...
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