搜索：超前进位加法器

VHDL/FPGA/Verilog 介绍了利用VHDL实现八位除法,采用层次化设计,该除法器采用了VHDL的混合输入方式,将除法器分成若干个子模块后,对各个子模块分别设计,各自生成功能模块完成整体设计,实现了任意八位无符号数的除法。

介绍了利用VHDL实现八位除法,采用层次化设计,该除法器采用了VHDL的混合输入方式,将除法器分成若干个子模块后,对各个子模块分别设计,各自生成功能模块完成整体设计,实现了任意八位无符号数的除法。

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Java书籍  基础类将帖子提前放进我的网摘推荐给好友我要提问帖子加分生成帖子置顶推荐(加单页面风格切换标准风格老版本论坛如何将数值型字符转换为数字

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Java书籍  基础类将帖子提前放进我的网摘推荐给好友我要提问帖子加分生成帖子置顶推荐(加如何将数转换为数字

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汇编语言  单字节十六进制整数转换成单字节ＢＣＤ码整数入口条件：待转换的单字节十六进制整数在累加器A中。出口信息：转换后的ＢＣＤ码整数（十位和个位）仍在累加器A中

单字节十六进制整数转换成单字节ＢＣＤ码整数入口条件：待转换的单字节十六进制整数在累加器A中。出口信息：转换后的ＢＣＤ码整数（十位和个位）仍在累加器A中，百位在R3中。影响资源：PSW、A、B、R3 堆栈需求：２字节 ...

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其他  此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能

此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能

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汇编语言  一个较简易的能实现两位十进制数加、减、乘、除的汇编语言程序。功能比较有限

一个较简易的能实现两位十进制数加、减、乘、除的汇编语言程序。功能比较有限，主要优于精简。

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VHDL/FPGA/Verilog 1位全加器的vhdl设计通过两个半加起实现

1位全加器的vhdl设计通过两个半加起实现

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加密解密  VC++实现DES加解密 Tips: 1.本程序可以加密1-4096个字符的任意长度字符串 2.如果密钥长度过短或者为空,程序将使用默认密钥"YinXueYuan Build It!"进行加

VC++实现DES加解密 Tips: 1.本程序可以加密1-4096个字符的任意长度字符串 2.如果密钥长度过短或者为空,程序将使用默认密钥"YinXueYuan Build It!"进行加密. 3.加密结果将用16进制字符显示 4.本加密程序同时支持中/英文字符(包括密钥和明文) 5.本加密程序支持特殊字符[例如换行符(回车键)] Attention: 1.加密时,密文的最 ...

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VHDL/FPGA/Verilog 这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器

这是我在ISP编程实验中独立编写的采用结构化描述的四位全加器，通过四次映射一位全加器的方式实现了四位全加器的功能，并附有数码显示模块，将全加器的运算结果输出到数码管显示。

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VHDL/FPGA/Verilog RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

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