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超前进位加法器 的查询结果
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其他嵌入式/单片机内容 基于ALTERA 公司cyclone系列FPGA的程序
基于ALTERA 公司cyclone系列FPGA的程序，verilog 实现加法器
单片机开发 ＭＣＳ－５１定点运算子程序库
ＭＣＳ－５１定点运算子程序库，定点运算子程序库文件名为DQ51.ASM，为便于使用，先将有关约定说明如下：
１．多字节定点操作数：用[R0]或[R1]来表示存放在由R0或R1指示的连续单元中的数
据。地址小的单元存放数据的高字节。例如：[R0]=123456H，若(R0)=30H，则(30H)=12H，
(31H)=34H，(32H)=56H。
２．运算精度：单次定点 ...
汇编语言 用quartusII编写的
用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0，加入了键盘防手抖。-
嵌入式/单片机编程 用quartusII编写的
用quartusII编写的，基于vhdl语言的按键加法器，从0到11，也可通过拨码开关控制，从11到0，加入了键盘防手抖。
VHDL/FPGA/Verilog 介绍了carry_chain_adder
介绍了carry_chain_adder，carry_skip_adder,ipple_carry_adder三种常用的加法器，采用verilogHDL语言，利用modelsim软件仿真验证，压缩包中包含有流程图
单片机开发 功能：多字节ＢＣＤ码加法和减法 入口条件：字节数在R7中
功能：多字节ＢＣＤ码加法和减法
入口条件：字节数在R7中，被加数在[R0]中，加数在[R1]中。
出口信息：和在[R0]中，最高位进位在CY中。
影响资源：PSW、A、R2 堆栈需求： ２字节
VHDL/FPGA/Verilog 用verilog hdl编写的一些例程
用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了
压缩解压 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试
利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。
本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输 ...
系统设计方案 本实验通过DOS功能调用编制和调试一个自制时钟程序
本实验通过DOS功能调用编制和调试一个自制时钟程序，要求设置一个新的1ch中断处理程序并常驻内存，实现在屏幕右上角显示当时的时间：按XX:XX:XX形式显示，并且能正确进位，24小时应消零。同时，在显示时间时，DOS系统能正确处理各种命令，正确执行应用程序。 ...
VHDL/FPGA/Verilog EDA课程设计
EDA课程设计，包含源码和文档说明，实现秒表计数和闹钟功能，使用VHDL语言编写
已完成功能
1. 完成时／分／秒的依次显示并正确计数，利用六位数码管显示；
2. 时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能；
3. 定时器：实现整点报时，通过扬声器发出高低报时声音；
4. 时间设置，也就 ...