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VHDL/FPGA/Verilog 利用VHDL 语言设计出租车计费系统, 使其实现计费以及预置和模拟汽车启动、停止、暂停等功能, 并设计动态扫描电路显示车费数目, 突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点。此程序

利用VHDL 语言设计出租车计费系统, 使其实现计费以及预置和模拟汽车启动、停止、暂停等功能, 并设计动态扫描电路显示车费数目, 突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点。此程序通过下载到特定芯片后, 可应用于实际的出租车计费系统中。 ...

https://www.eeworm.com/dl/663/443553.html

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数值算法/人工智能  递推格式的最小二乘法参数辨识算法matlab语言设计与实现

递推格式的最小二乘法参数辨识算法matlab语言设计与实现

https://www.eeworm.com/dl/518/443556.html

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其他书籍  关于用c语言设计屏幕界面技术的精典书籍。

关于用c语言设计屏幕界面技术的精典书籍。

https://www.eeworm.com/dl/542/447233.html

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VHDL/FPGA/Verilog VHDL语言设计的秒表

VHDL语言设计的秒表，实现计时功能，实现报时功能，并且通过硬件实验。

https://www.eeworm.com/dl/663/452228.html

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Java编程  java网上图书销售系统本资源用JAVA语言设计的网上图书销售管理系统。里面包含毕业设计所有能用到的东西。开题报告之类的东西。你下载之后管保你不后悔

java网上图书销售系统本资源用JAVA语言设计的网上图书销售管理系统。里面包含毕业设计所有能用到的东西。开题报告之类的东西。你下载之后管保你不后悔

https://www.eeworm.com/dl/633/453372.html

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VHDL/FPGA/Verilog 一个用FPGA语言设计数字秒表的程序

一个用FPGA语言设计数字秒表的程序，有相关的源程序和说明

https://www.eeworm.com/dl/663/454656.html

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VHDL/FPGA/Verilog 用VHDL语言设计四位全加器

用VHDL语言设计四位全加器，有低位进位和高位进位。

https://www.eeworm.com/dl/663/456370.html

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VHDL/FPGA/Verilog 用VHDL语言设计简单的CPU

用VHDL语言设计简单的CPU，重点设计微操作代码，然后设计CPU各组成模块，最后根据设计的微操作设计微指令，验证设计的正确性。可基本实现加、减、乘、除、移位、循环等操作。

https://www.eeworm.com/dl/663/459166.html

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VHDL/FPGA/Verilog 这是一个8分频的VHDL语言设计程序

这是一个8分频的VHDL语言设计程序，也可以看成是8进制计数器

https://www.eeworm.com/dl/663/463753.html

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系统设计方案  用VHDL语言设计基于FPGA器件的高采样率FIR滤波器,基于VHDL与CPLD器件的FIR数字滤波器的设计

用VHDL语言设计基于FPGA器件的高采样率FIR滤波器,基于VHDL与CPLD器件的FIR数字滤波器的设计

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