一个用FPGA语言设计数字秒表的程序

在eda课程设计中要求用VHDL语言设计一个数字秒表 源码及课题报告如下

该文档为基于VHDL语言的FPGA秒表设计讲解文档，是一份还算不错的参考文档，感兴趣的可以下载看看，，，，，，，，，，，，，，，，，

提供《用verilog实现了一个数字秒表的设计》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 2 K），包含相关硬件原理图参考、开发文档或源代码工程。

数字秒表的设计，reset为归零设置，start为重新计时设置

利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改...

VHDL语言设计的秒表，实现计时功能，实现报时功能，并且通过硬件实验。