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数字钟设计 的查询结果
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VHDL/FPGA/Verilog 利用VHDL语言设计的数字钟,能进行正常的时、分、秒计时功能
利用VHDL语言设计的数字钟,能进行正常的时、分、秒计时功能，分别由6个数码管显示24h、60min、60s
VHDL/FPGA/Verilog 基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码
基于FPGA的多功能数字钟的设计与实现 内附有详尽的Verilog HDL源码，其功能主要有：时间设置，时间显示，跑表，分频，日期设置，日期显示等
单片机开发 多功能电子数字钟的设计 带语音报时功能 比赛做的
多功能电子数字钟的设计 带语音报时功能 比赛做的
其他 设计一个多功能数字钟
设计一个多功能数字钟，以一昼夜24小时为一个计数周期。准确计时，具有“时”“分”“秒”数字显示。整点能自动打点、报时。要求报时声响四低一高，最后一响为整点。具有校时功能。要求电路主要采用中小规模CMOS集成电路。要求电路尽量简化，并选用同类型的器件。在EWB电子工作平台上进行电路的设计和计算机仿真。 ...
系统设计方案 使用EPM7128设计的数字钟
使用EPM7128设计的数字钟，调时、对时等基本功能都具备了，如果不是受限于7128的规模，个别地方还可以做的更好！
VHDL/FPGA/Verilog 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟
设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。
实验平台：
1. 一台PC机；
2. MAX+PLUSII10.1。
Verilog HDL语言实现,还有完整的实验报告 ...
VHDL/FPGA/Verilog 本文描述了数字钟的设计方案和具体的设计步骤及代码
本文描述了数字钟的设计方案和具体的设计步骤及代码，功能比较全面，可以直接用作课程设计！
汇编语言 设计一带有时间校准和时间显示的数字钟电路
设计一带有时间校准和时间显示的数字钟电路，能 显示时、分、秒。