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其他  由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.

由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.

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VHDL/FPGA/Verilog 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器

8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3 ...

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VHDL/FPGA/Verilog 用VHADL和Verilog HDL实现带进位的8位加减法器。

用VHADL和Verilog HDL实现带进位的8位加减法器。

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VHDL/FPGA/Verilog RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

RS(204,188)译码器的设计异步FIFO设计伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计除法器的设计加罗华域的乘法器设计

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其他  用spice描述的8x8改进Booth码加wallance压缩的乘法器

用spice描述的8x8改进Booth码加wallance压缩的乘法器，并且进行了优化，时间性能相当高

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PCB设计  Protel加汉字软件

Protel加汉字软件

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PCB设计  elecfans.com Protel加汉字软件

elecfans.com Protel加汉字软件

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学术论文  SATA2.0硬盘加解密接口芯片数据通路的设计与FPGA实现.rar

SATA接口是新一代的硬盘串行接口标准，和以往的并行硬盘接口比较它具有支持热插拔、传输速率快、执行效率高的明显优势。SATA2．0是SATA的第二代标准，它规定在数据线上使用LVDS NRZ串行数据流传输数据，速率可达3Gb/s。另外，SATA2．0还具有支持NCQ（本地命令队列）、端口复用器、交错启动等一系列技术特征。正是由于以上的 ...

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学术论文  基于FPGA的通用加扰算法（CSA）的设计和实现.rar

随着数字视频广播的发展，观众将会面对越来越多综合或专门频道的选择，欣赏到更高品质，更多服务的节目。而广播业者则要为这些节目的版权购买，制作而承受更高的成本，单纯的广告收入已经不够。要求对用户收取一定的收视费用，而另一方面，调查也显示用户是愿意预付一定费用以获得更好服务的。条件接受系统(Conditional Acc ...

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学术论文  ECC密码算法的FPGA实现及优化设计

　　本文主要对基于FPGA芯片的椭圆曲线密码算法的实现及优化设计进行了研究。由于点乘运算极大影响了椭圆曲线密码系统的加/解密速度，本文对点乘运算的FPGA设计进行了重点优化。首先比较分析了三种点乘算法，从运算复杂度的角度确定了蒙哥马里算法是最利于FPGA芯片实现的。然后根据蒙哥马里算法，用VerilogHDL语言实现了基 ...

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