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分频器 的查询结果
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VHDL/FPGA/Verilog 介绍了各种分频器的设计
介绍了各种分频器的设计，VHDL描述。包括偶数分频器，奇数分频器，办整数分频器
技术资料 DIV_50M_HZ分频器
本文档为50分频器的Verilog代码，很实用，也很简单
技术资料 各种分频器的VerilogHDL语言编写
各种分频器的VerilogHDL语言编写，有通过计数器实现的奇分频，偶分频，任意分频
技术资料 分频器1（计数器实现）
本例程为简易分频器(用计数器采集外部脉冲)。实验前，请用排线（杜邦线）将TX-1C学习板的P1^0管脚与P3^5(T1)管脚相连。因为P1^0用来模拟外界波形输入，它提供周期为100ms的方波，与T1管脚相连后，T1可对其进行周期计数。程序中的变量TL1决定着分频系数，其值乘以2即为分频系数。改变其值可以得到相应的分频输出波形（方波） ...
技术资料 Verilog实现奇数和偶数分频器和半整数及任意小数分频器程序
该文档为Verilog实现奇数和偶数分频器和半整数及任意小数分频器程序介绍，不错的文档
VHDL/FPGA/Verilog 数控分频器的设计 数控分频器的功能就是当在输入端给定不同输入数据时
数控分频器的设计
数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，例3的数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。 ...
中间件编程 vhdl语言写的基数分频器
vhdl语言写的基数分频器，多平台，通过MODESIM仿真
VHDL/FPGA/Verilog verilog分频器～时钟为50hmz
verilog分频器～时钟为50hmz，波特率采用9600bps～
VHDL/FPGA/Verilog 技术分频器。把时钟分为奇数个
技术分频器。把时钟分为奇数个，好像我做出来是个通用的。
VHDL/FPGA/Verilog 半整数分频器的实现（verilog）
半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！