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全加器 的查询结果
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VHDL/FPGA/Verilog 用VHDL语言实现半加器。已经通过编译和仿真
用VHDL语言实现半加器。已经通过编译和仿真
VHDL/FPGA/Verilog CD4000 双3输入端或非门+单非门 TI CD4001 四2输入端或非门 HIT/NSC/TI/GOL 双4输入端或非门 NSC CD4006 18位串入/串出移位寄存器 NS
CD4000 双3输入端或非门+单非门 TI
CD4001 四2输入端或非门 HIT/NSC/TI/GOL
双4输入端或非门 NSC
CD4006 18位串入/串出移位寄存器 NSC
CD4007 双互补对加反相器 NSC
CD4008 4位超前进位全加器 NSC
CD4009 六反相缓冲/变换器 NSC
CD4010 六同相缓冲/变换器 NSC
CD4011 四2输入端与非门 HIT ...
压缩解压 EDA 全减器 包括半减器
EDA 全减器 包括半减器
可编程逻辑 Verilog大量例程
【例 3.1】4 位全加器
DSP编程 MODELSIM 环境下的Verilog 源代码
MODELSIM 环境下的Verilog 源代码，实现全加器功能
VHDL/FPGA/Verilog 实验课的作业
实验课的作业，包括半加器、全加器、加/减法器，使用逻辑图和VHDl描述，包括分析和报告。
VHDL/FPGA/Verilog 本程序以Modelsim为开发平台
本程序以Modelsim为开发平台，采用VHDL为开发语言，实现了简单的全加器．适合初学Modelsim的同行
软件设计/软件工程 10个VHDL程序实例
10个VHDL程序实例，包括加法器，全加器、函数发生器，选择器等。
VHDL/FPGA/Verilog 2级流水线
2级流水线，使用4元件实现的22位全加器的VHDL语言实现，适用于altera的FPGA
VHDL/FPGA/Verilog 3级流水线
3级流水线，含4元件的22位全加器的VHDL语言实现，适用于altera系列的FPGA