搜索结果
找到约 20,679 项符合
交织器 vhdl 的查询结果
VHDL/FPGA/Verilog 基于eda中vhdl语言的一位全加器的设计
基于eda中vhdl语言的一位全加器的设计，详细的设计过程和实验现象，相互学习
VHDL/FPGA/Verilog 8051的IP,采用VHDL语言描述,支持intel的HEX格式,包括中断,定时器等.
8051的IP,采用VHDL语言描述,支持intel的HEX格式,包括中断,定时器等.
系统设计方案 移位寄存器和9人表决器电路的VHDL设计方案
移位寄存器和9人表决器电路的VHDL设计方案
VHDL/FPGA/Verilog 本文为用vhdl语言编写的38译码器
本文为用vhdl语言编写的38译码器，为doc格式，请先复制到相应软件例如maxplus中再使用。
VHDL/FPGA/Verilog 用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真
用VHDL语言设计维特比 解码器 是VHDL原代码用ModelSim XE III 6.3c软件实现仿真
其他 此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能
此程序是用VHDL硬件描述语言编写的,实现四位全加器的功能
VHDL/FPGA/Verilog vhdl语言的100个例子 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移
vhdl语言的100个例子
VHDL语言100例
第1例 带控制端口的加法器
第2例 无控制端口的加法器
第3例 乘法器
第4例 比较器
第5例 二路选择器
第6例 寄存器
第7例 移位寄存器
第8例 综合单元库
第9例 七值逻辑与基本数据类型
第10例 函数 ...
VHDL/FPGA/Verilog 采用VHDL语言编写的二-十进制编码器
采用VHDL语言编写的二-十进制编码器，在MAX+plus软件上实现，其中包括演示截图。
VHDL/FPGA/Verilog 采用VHDL语言编写8线-3线优先编码器
采用VHDL语言编写8线-3线优先编码器，在MAX+plus软件下实现。
VHDL/FPGA/Verilog 1位全加器的vhdl设计 通过两个半加起实现
1位全加器的vhdl设计
通过两个半加起实现