📄 clock.tan.rpt
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; N/A ; 47.39 MHz ( period = 21.100 ns ) ; time:u2|e[0] ; time:u2|f[3] ; clk0 ; clk0 ; None ; None ; 17.100 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; divide:u1|c1[3] ; divide:u1|out1 ; clk0 ; clk0 ; None ; None ; 17.500 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; divide:u1|c1[13] ; divide:u1|c1[15] ; clk0 ; clk0 ; None ; None ; 17.500 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; divide:u1|c1[12] ; divide:u1|c1[15] ; clk0 ; clk0 ; None ; None ; 17.500 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; divide:u1|c1[13] ; divide:u1|c1[19] ; clk0 ; clk0 ; None ; None ; 17.500 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; divide:u1|c1[12] ; divide:u1|c1[19] ; clk0 ; clk0 ; None ; None ; 17.500 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; divide:u1|c1[13] ; divide:u1|c1[8] ; clk0 ; clk0 ; None ; None ; 17.500 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; divide:u1|c1[12] ; divide:u1|c1[8] ; clk0 ; clk0 ; None ; None ; 17.500 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; divide:u1|c1[13] ; divide:u1|c1[11] ; clk0 ; clk0 ; None ; None ; 17.500 ns ;
; N/A ; 47.62 MHz ( period = 21.000 ns ) ; divide:u1|c1[12] ; divide:u1|c1[11] ; clk0 ; clk0 ; None ; None ; 17.500 ns ;
; N/A ; 47.85 MHz ( period = 20.900 ns ) ; divide:u1|c1[10] ; divide:u1|out1 ; clk0 ; clk0 ; None ; None ; 17.300 ns ;
; N/A ; 48.08 MHz ( period = 20.800 ns ) ; divide:u1|c1[9] ; divide:u1|out1 ; clk0 ; clk0 ; None ; None ; 17.200 ns ;
; N/A ; 48.08 MHz ( period = 20.800 ns ) ; divide:u1|c1[2] ; divide:u1|c1[15] ; clk0 ; clk0 ; None ; None ; 17.200 ns ;
; N/A ; 48.08 MHz ( period = 20.800 ns ) ; divide:u1|c1[2] ; divide:u1|c1[19] ; clk0 ; clk0 ; None ; None ; 17.200 ns ;
; N/A ; 48.08 MHz ( period = 20.800 ns ) ; divide:u1|c1[2] ; divide:u1|c1[8] ; clk0 ; clk0 ; None ; None ; 17.200 ns ;
; N/A ; 48.08 MHz ( period = 20.800 ns ) ; divide:u1|c1[2] ; divide:u1|c1[11] ; clk0 ; clk0 ; None ; None ; 17.200 ns ;
; N/A ; 48.78 MHz ( period = 20.500 ns ) ; divide:u1|c1[1] ; divide:u1|out1 ; clk0 ; clk0 ; None ; None ; 17.000 ns ;
; N/A ; 48.78 MHz ( period = 20.500 ns ) ; divide:u1|c1[0] ; divide:u1|out1 ; clk0 ; clk0 ; None ; None ; 17.000 ns ;
; N/A ; 48.78 MHz ( period = 20.500 ns ) ; divide:u1|c1[6] ; divide:u1|out1 ; clk0 ; clk0 ; None ; None ; 17.000 ns ;
; N/A ; 49.02 MHz ( period = 20.400 ns ) ; divide:u1|c1[19] ; divide:u1|out1 ; clk0 ; clk0 ; None ; None ; 16.800 ns ;
; N/A ; 49.50 MHz ( period = 20.200 ns ) ; divide:u1|c1[17] ; divide:u1|out1 ; clk0 ; clk0 ; None ; None ; 16.700 ns ;
; N/A ; 49.50 MHz ( period = 20.200 ns ) ; divide:u1|c1[11] ; divide:u1|out1 ; clk0 ; clk0 ; None ; None ; 16.600 ns ;
; N/A ; 51.28 MHz ( period = 19.500 ns ) ; divide:u1|c1[7] ; divide:u1|c1[15] ; clk0 ; clk0 ; None ; None ; 15.900 ns ;
; N/A ; 51.28 MHz ( period = 19.500 ns ) ; divide:u1|c1[7] ; divide:u1|c1[19] ; clk0 ; clk0 ; None ; None ; 15.900 ns ;
; N/A ; 51.28 MHz ( period = 19.500 ns ) ; divide:u1|c1[7] ; divide:u1|c1[8] ; clk0 ; clk0 ; None ; None ; 15.900 ns ;
; N/A ; 51.28 MHz ( period = 19.500 ns ) ; divide:u1|c1[7] ; divide:u1|c1[11] ; clk0 ; clk0 ; None ; None ; 15.900 ns ;
; N/A ; 51.55 MHz ( period = 19.400 ns ) ; time:u2|d[0] ; time:u2|c[0] ; clk0 ; clk0 ; None ; None ; 15.600 ns ;
; N/A ; 51.55 MHz ( period = 19.400 ns ) ; time:u2|d[1] ; time:u2|c[0] ; clk0 ; clk0 ; None ; None ; 15.600 ns ;
; N/A ; 51.55 MHz ( period = 19.400 ns ) ; time:u2|d[3] ; time:u2|c[0] ; clk0 ; clk0 ; None ; None ; 15.600 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+------------------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk1' ;
+-------+------------------------------------------------+-------------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-------------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; led:u3|a[1] ; led:u3|a[1] ; clk1 ; clk1 ; None ; None ; 2.300 ns ;
; N/A ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; led:u3|a[0] ; led:u3|a[2] ; clk1 ; clk1 ; None ; None ; 2.300 ns ;
; N/A ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; led:u3|a[1] ; led:u3|a[2] ; clk1 ; clk1 ; None ; None ; 2.300 ns ;
; N/A ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; led:u3|a[0] ; led:u3|a[0] ; clk1 ; clk1 ; None ; None ; 1.800 ns ;
; N/A ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; led:u3|a[0] ; led:u3|a[1] ; clk1 ; clk1 ; None ; None ; 1.800 ns ;
; N/A ; Restricted to 125.00 MHz ( period = 8.000 ns ) ; led:u3|a[2] ; led:u3|a[2] ; clk1 ; clk1 ; None ; None ; 1.800 ns ;
+-------+------------------------------------------------+-------------+-------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'clk0' ;
+------------------------------------------+--------------+--------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack ; From ; To ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+------------------------------------------+--------------+--------------+------------+----------+----------------------------+----------------------------+--------------------------+
; Not operational: Clock Skew > Data Delay ; time:u2|c[3] ; led:u3|c[0] ; clk0 ; clk0 ; None ; None ; 5.300 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|c[3] ; led:u3|c[6] ; clk0 ; clk0 ; None ; None ; 5.300 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|a[3] ; led:u3|b[6] ; clk0 ; clk0 ; None ; None ; 5.300 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|a[3] ; led:u3|b[0] ; clk0 ; clk0 ; None ; None ; 5.300 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|a[3] ; led:u3|b[3] ; clk0 ; clk0 ; None ; None ; 5.300 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|f[0] ; led:u3|d1[4] ; clk0 ; clk0 ; None ; None ; 6.400 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|f[0] ; led:u3|d1[5] ; clk0 ; clk0 ; None ; None ; 6.400 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|c[0] ; led:u3|c[0] ; clk0 ; clk0 ; None ; None ; 6.500 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|c[0] ; led:u3|c[1] ; clk0 ; clk0 ; None ; None ; 6.600 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|c[0] ; led:u3|c[3] ; clk0 ; clk0 ; None ; None ; 6.600 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|c[0] ; led:u3|c[4] ; clk0 ; clk0 ; None ; None ; 6.600 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|c[0] ; led:u3|c[6] ; clk0 ; clk0 ; None ; None ; 6.500 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|e[1] ; led:u3|d[3] ; clk0 ; clk0 ; None ; None ; 6.900 ns ;
; Not operational: Clock Skew > Data Delay ; time:u2|e[2] ; led:u3|d[3] ; clk0 ; clk0 ; None ; None ; 6.900 ns ⌨️ 快捷键说明
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