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VHDL/FPGA/Verilog
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基于vhdl的数字钟完整工程文件
基于vhdl的数字钟完整工程文件
VHDL/FPGA/Verilog
17 K
146 次下载
2017-09-13
资源详细信息
文件格式
压缩包
文件大小
17 K
资源分类
VHDL/FPGA/Verilog
上传者
Even_Moon
发布时间
2017-09-13 10:26
下载统计
146
次
所需积分
2 积分
基于vhdl的数字钟完整工程文件 - 资源详细说明
基于vhdl的数字钟完整工程文件,已在实验箱上实现
基于vhdl的数字钟完整工程文件 - 源码文件列表
本资源包含 18 个源码文件
支持在线预览,点击文件名即可查看
1
vhdl1.vhd
查看源码
2
vhdl1.map.summary
查看源码
3
vhdl1.qws
查看源码
4
vhdl1.vhd.bak
查看源码
5
vhdl1.flow.rpt
查看源码
6
vhdl1.map.rpt
查看源码
7
prev_cmp_vhdl1.qmsg
查看源码
8
vhdl1.map.hdb
查看源码
9
vhdl1.map.qmsg
查看源码
10
vhdl1.db_info
查看源码
11
vhdl1.cbx.xml
查看源码
12
vhdl1.eco.cdb
查看源码
13
prev_cmp_vhdl1.map.qmsg
查看源码
14
vhdl1.hif
查看源码
15
vhdl1.sld_design_entry_dsc.sci
查看源码
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