clock.tan.rpt

来自「用VHDL开发的数字钟资料 完整的实验代码」· RPT 代码 · 共 338 行 · 第 1/5 页

; Ignore Clock Settings                                               ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                             ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                                    ; Off                ;      ;    ;             ;
; Enable Clock Latency                                                ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                       ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node               ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                               ; 10                 ;      ;    ;             ;
; Number of paths to report                                           ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                        ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                              ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                          ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                        ; Off                ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis      ; Off                ;      ;    ;             ;
; Removes common clock path pessimism (CCPP) during slack computation ; Off                ;      ;    ;             ;
; Output I/O Timing Endpoint                                          ; Near End           ;      ;    ;             ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk0            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; clk1            ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk0'                                                                                                                                                                                                                             ;
+-----------------------------------------+-----------------------------------------------------+------------------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From             ; To               ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------------+------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 35.09 MHz ( period = 28.500 ns )                    ; divide:u1|c1[18] ; divide:u1|c1[5]  ; clk0       ; clk0     ; None                        ; None                      ; 24.900 ns               ;
; N/A                                     ; 35.09 MHz ( period = 28.500 ns )                    ; divide:u1|c1[18] ; divide:u1|c1[3]  ; clk0       ; clk0     ; None                        ; None                      ; 24.900 ns               ;
; N/A                                     ; 35.09 MHz ( period = 28.500 ns )                    ; divide:u1|c1[18] ; divide:u1|c1[6]  ; clk0       ; clk0     ; None                        ; None                      ; 24.900 ns               ;
; N/A                                     ; 35.21 MHz ( period = 28.400 ns )                    ; divide:u1|c1[18] ; divide:u1|c1[0]  ; clk0       ; clk0     ; None                        ; None                      ; 24.800 ns               ;
; N/A                                     ; 35.21 MHz ( period = 28.400 ns )                    ; divide:u1|c1[18] ; divide:u1|c1[16] ; clk0       ; clk0     ; None                        ; None                      ; 24.900 ns               ;
; N/A                                     ; 35.46 MHz ( period = 28.200 ns )                    ; divide:u1|c1[15] ; divide:u1|c1[5]  ; clk0       ; clk0     ; None                        ; None                      ; 24.500 ns               ;
; N/A                                     ; 35.46 MHz ( period = 28.200 ns )                    ; divide:u1|c1[15] ; divide:u1|c1[3]  ; clk0       ; clk0     ; None                        ; None                      ; 24.500 ns               ;
; N/A                                     ; 35.46 MHz ( period = 28.200 ns )                    ; divide:u1|c1[15] ; divide:u1|c1[6]  ; clk0       ; clk0     ; None                        ; None                      ; 24.500 ns               ;
; N/A                                     ; 35.59 MHz ( period = 28.100 ns )                    ; divide:u1|c1[15] ; divide:u1|c1[0]  ; clk0       ; clk0     ; None                        ; None                      ; 24.400 ns               ;
; N/A                                     ; 35.59 MHz ( period = 28.100 ns )                    ; divide:u1|c1[15] ; divide:u1|c1[16] ; clk0       ; clk0     ; None                        ; None                      ; 24.500 ns               ;
; N/A                                     ; 36.76 MHz ( period = 27.200 ns )                    ; divide:u1|c1[14] ; divide:u1|c1[5]  ; clk0       ; clk0     ; None                        ; None                      ; 23.500 ns               ;
; N/A                                     ; 36.76 MHz ( period = 27.200 ns )                    ; divide:u1|c1[4]  ; divide:u1|c1[5]  ; clk0       ; clk0     ; None                        ; None                      ; 23.600 ns               ;
; N/A                                     ; 36.76 MHz ( period = 27.200 ns )                    ; divide:u1|c1[14] ; divide:u1|c1[3]  ; clk0       ; clk0     ; None                        ; None                      ; 23.500 ns               ;
; N/A                                     ; 36.76 MHz ( period = 27.200 ns )                    ; divide:u1|c1[4]  ; divide:u1|c1[3]  ; clk0       ; clk0     ; None                        ; None                      ; 23.600 ns               ;
; N/A                                     ; 36.76 MHz ( period = 27.200 ns )                    ; divide:u1|c1[14] ; divide:u1|c1[6]  ; clk0       ; clk0     ; None                        ; None                      ; 23.500 ns               ;
; N/A                                     ; 36.76 MHz ( period = 27.200 ns )                    ; divide:u1|c1[4]  ; divide:u1|c1[6]  ; clk0       ; clk0     ; None                        ; None                      ; 23.600 ns               ;
; N/A                                     ; 36.90 MHz ( period = 27.100 ns )                    ; divide:u1|c1[14] ; divide:u1|c1[0]  ; clk0       ; clk0     ; None                        ; None                      ; 23.400 ns               ;
; N/A                                     ; 36.90 MHz ( period = 27.100 ns )                    ; divide:u1|c1[4]  ; divide:u1|c1[0]  ; clk0       ; clk0     ; None                        ; None                      ; 23.500 ns               ;
; N/A                                     ; 36.90 MHz ( period = 27.100 ns )                    ; divide:u1|c1[14] ; divide:u1|c1[16] ; clk0       ; clk0     ; None                        ; None                      ; 23.500 ns               ;
; N/A                                     ; 36.90 MHz ( period = 27.100 ns )                    ; divide:u1|c1[4]  ; divide:u1|c1[16] ; clk0       ; clk0     ; None                        ; None                      ; 23.600 ns               ;
; N/A                                     ; 37.59 MHz ( period = 26.600 ns )                    ; divide:u1|c1[5]  ; divide:u1|c1[5]  ; clk0       ; clk0     ; None                        ; None                      ; 23.000 ns               ;
; N/A                                     ; 37.59 MHz ( period = 26.600 ns )                    ; divide:u1|c1[5]  ; divide:u1|c1[3]  ; clk0       ; clk0     ; None                        ; None                      ; 23.000 ns               ;
; N/A                                     ; 37.59 MHz ( period = 26.600 ns )                    ; divide:u1|c1[5]  ; divide:u1|c1[6]  ; clk0       ; clk0     ; None                        ; None                      ; 23.000 ns               ;
; N/A                                     ; 37.74 MHz ( period = 26.500 ns )                    ; divide:u1|c1[5]  ; divide:u1|c1[0]  ; clk0       ; clk0     ; None                        ; None                      ; 22.900 ns               ;
; N/A                                     ; 37.74 MHz ( period = 26.500 ns )                    ; divide:u1|c1[5]  ; divide:u1|c1[16] ; clk0       ; clk0     ; None                        ; None                      ; 23.000 ns               ;
; N/A                                     ; 37.88 MHz ( period = 26.400 ns )                    ; divide:u1|c1[18] ; divide:u1|c1[15] ; clk0       ; clk0     ; None                        ; None                      ; 22.900 ns               ;
; N/A                                     ; 37.88 MHz ( period = 26.400 ns )                    ; divide:u1|c1[18] ; divide:u1|c1[19] ; clk0       ; clk0     ; None                        ; None                      ; 22.900 ns               ;
; N/A                                     ; 37.88 MHz ( period = 26.400 ns )                    ; divide:u1|c1[18] ; divide:u1|c1[8]  ; clk0       ; clk0     ; None                        ; None                      ; 22.900 ns               ;
; N/A                                     ; 37.88 MHz ( period = 26.400 ns )                    ; divide:u1|c1[18] ; divide:u1|c1[11] ; clk0       ; clk0     ; None                        ; None                      ; 22.900 ns               ;
; N/A                                     ; 38.31 MHz ( period = 26.100 ns )                    ; divide:u1|c1[15] ; divide:u1|c1[15] ; clk0       ; clk0     ; None                        ; None                      ; 22.500 ns               ;
; N/A                                     ; 38.31 MHz ( period = 26.100 ns )                    ; divide:u1|c1[8]  ; divide:u1|c1[5]  ; clk0       ; clk0     ; None                        ; None                      ; 22.400 ns               ;
; N/A                                     ; 38.31 MHz ( period = 26.100 ns )                    ; divide:u1|c1[15] ; divide:u1|c1[19] ; clk0       ; clk0     ; None                        ; None                      ; 22.500 ns               ;
; N/A                                     ; 38.31 MHz ( period = 26.100 ns )                    ; divide:u1|c1[8]  ; divide:u1|c1[3]  ; clk0       ; clk0     ; None                        ; None                      ; 22.400 ns               ;
; N/A                                     ; 38.31 MHz ( period = 26.100 ns )                    ; divide:u1|c1[15] ; divide:u1|c1[8]  ; clk0       ; clk0     ; None                        ; None                      ; 22.500 ns               ;
; N/A                                     ; 38.31 MHz ( period = 26.100 ns )                    ; divide:u1|c1[8]  ; divide:u1|c1[6]  ; clk0       ; clk0     ; None                        ; None                      ; 22.400 ns               ;