plj.hier_info

基于vhdl 的数字频率计的设计源程序及工程文件

|plj
clk => ch:u4.clk
clk => fen:u1.clk
sig => pilvji:u2.sig
clr => pilvji:u2.clr
alm <= pilvji:u2.alm
node <= ch:u4.nod
selct[0] <= ch:u4.sel[0]
selct[1] <= ch:u4.sel[1]
selct[2] <= ch:u4.sel[2]
temp[0] <= ch:u4.tmp[0]
temp[1] <= ch:u4.tmp[1]
temp[2] <= ch:u4.tmp[2]
temp[3] <= ch:u4.tmp[3]


|plj|fen:u1
clk => \p1:cnt[9].CLK
clk => \p1:cnt[8].CLK
clk => \p1:cnt[7].CLK
clk => \p1:cnt[6].CLK
clk => \p1:cnt[5].CLK
clk => \p1:cnt[4].CLK
clk => \p1:cnt[3].CLK
clk => \p1:cnt[2].CLK
clk => \p1:cnt[1].CLK
clk => \p1:cnt[0].CLK
clk => cq.CLK
q <= dq.DB_MAX_OUTPUT_PORT_TYPE


|plj|pilvji:u2
clr => alm~7.OUTPUTSELECT
sig => c0[3].CLK
sig => c0[2].CLK
sig => c0[1].CLK
sig => c0[0].CLK
sig => c1[3].CLK
sig => c1[2].CLK
sig => c1[1].CLK
sig => c1[0].CLK
sig => c2[3].CLK
sig => c2[2].CLK
sig => c2[1].CLK
sig => c2[0].CLK
sig => c3[3].CLK
sig => c3[2].CLK
sig => c3[1].CLK
sig => c3[0].CLK
sig => c4[3].CLK
sig => c4[2].CLK
sig => c4[1].CLK
sig => c4[0].CLK
sig => c5[3].CLK
sig => c5[2].CLK
sig => c5[1].CLK
sig => c5[0].CLK
sig => c6[3].CLK
sig => c6[2].CLK
sig => c6[1].CLK
sig => c6[0].CLK
sig => alm~reg0.CLK
sig => q3[3]~reg0.CLK
sig => q3[2]~reg0.CLK
sig => q3[1]~reg0.CLK
sig => q3[0]~reg0.CLK
sig => q2[3]~reg0.CLK
sig => q2[2]~reg0.CLK
sig => q2[1]~reg0.CLK
sig => q2[0]~reg0.CLK
sig => q1[3]~reg0.CLK
sig => q1[2]~reg0.CLK
sig => q1[1]~reg0.CLK
sig => q1[0]~reg0.CLK
sig => q0[3]~reg0.CLK
sig => q0[2]~reg0.CLK
sig => q0[1]~reg0.CLK
sig => q0[0]~reg0.CLK
sig => dang0[3]~reg0.CLK
sig => dang0[2]~reg0.CLK
sig => dang0[1]~reg0.CLK
sig => dang0[0]~reg0.CLK
sig => dian0[3]~reg0.CLK
sig => dian0[2]~reg0.CLK
sig => dian0[1]~reg0.CLK
sig => dian0[0]~reg0.CLK
door => alm~8.OUTPUTSELECT
door => c6~31.OUTPUTSELECT
door => c6~30.OUTPUTSELECT
door => c6~29.OUTPUTSELECT
door => c6~28.OUTPUTSELECT
door => c5~27.OUTPUTSELECT
door => c5~26.OUTPUTSELECT
door => c5~25.OUTPUTSELECT
door => c5~24.OUTPUTSELECT
door => c4~23.OUTPUTSELECT
door => c4~22.OUTPUTSELECT
door => c4~21.OUTPUTSELECT
door => c4~20.OUTPUTSELECT
door => c3~19.OUTPUTSELECT
door => c3~18.OUTPUTSELECT
door => c3~17.OUTPUTSELECT
door => c3~16.OUTPUTSELECT
door => c2~15.OUTPUTSELECT
door => c2~14.OUTPUTSELECT
door => c2~13.OUTPUTSELECT
door => c2~12.OUTPUTSELECT
door => c1~11.OUTPUTSELECT
door => c1~10.OUTPUTSELECT
door => c1~9.OUTPUTSELECT
door => c1~8.OUTPUTSELECT
door => c0~7.OUTPUTSELECT
door => c0~6.OUTPUTSELECT
door => c0~5.OUTPUTSELECT
door => c0~4.OUTPUTSELECT
alm <= alm~reg0.DB_MAX_OUTPUT_PORT_TYPE
dian0[0] <= dian0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dian0[1] <= dian0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dian0[2] <= dian0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dian0[3] <= dian0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q3[0] <= q3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q3[1] <= q3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q3[2] <= q3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q3[3] <= q3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q2[0] <= q2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q2[1] <= q2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q2[2] <= q2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q2[3] <= q2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q1[0] <= q1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q1[1] <= q1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q1[2] <= q1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q1[3] <= q1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q0[0] <= q0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q0[1] <= q0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q0[2] <= q0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
q0[3] <= q0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dang0[0] <= dang0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dang0[1] <= dang0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dang0[2] <= dang0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dang0[3] <= dang0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|plj|lock:u3
cp => m5[3]~reg0.CLK
cp => m5[2]~reg0.CLK
cp => m5[1]~reg0.CLK
cp => m5[0]~reg0.CLK
cp => m4[3]~reg0.CLK
cp => m4[2]~reg0.CLK
cp => m4[1]~reg0.CLK
cp => m4[0]~reg0.CLK
cp => m3[3]~reg0.CLK
cp => m3[2]~reg0.CLK
cp => m3[1]~reg0.CLK
cp => m3[0]~reg0.CLK
cp => m2[3]~reg0.CLK
cp => m2[2]~reg0.CLK
cp => m2[1]~reg0.CLK
cp => m2[0]~reg0.CLK
cp => m1[3]~reg0.CLK
cp => m1[2]~reg0.CLK
cp => m1[1]~reg0.CLK
cp => m1[0]~reg0.CLK
cp => m0[3]~reg0.CLK
cp => m0[2]~reg0.CLK
cp => m0[1]~reg0.CLK
cp => m0[0]~reg0.CLK
a5[0] => m5[0]~reg0.DATAIN
a5[1] => m5[1]~reg0.DATAIN
a5[2] => m5[2]~reg0.DATAIN
a5[3] => m5[3]~reg0.DATAIN
a4[0] => m4[0]~reg0.DATAIN
a4[1] => m4[1]~reg0.DATAIN
a4[2] => m4[2]~reg0.DATAIN
a4[3] => m4[3]~reg0.DATAIN
a3[0] => m3[0]~reg0.DATAIN
a3[1] => m3[1]~reg0.DATAIN
a3[2] => m3[2]~reg0.DATAIN
a3[3] => m3[3]~reg0.DATAIN
a2[0] => m2[0]~reg0.DATAIN
a2[1] => m2[1]~reg0.DATAIN
a2[2] => m2[2]~reg0.DATAIN
a2[3] => m2[3]~reg0.DATAIN
a1[0] => m1[0]~reg0.DATAIN
a1[1] => m1[1]~reg0.DATAIN
a1[2] => m1[2]~reg0.DATAIN
a1[3] => m1[3]~reg0.DATAIN
a0[0] => m0[0]~reg0.DATAIN
a0[1] => m0[1]~reg0.DATAIN
a0[2] => m0[2]~reg0.DATAIN
a0[3] => m0[3]~reg0.DATAIN
m5[0] <= m5[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m5[1] <= m5[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m5[2] <= m5[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m5[3] <= m5[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m4[0] <= m4[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m4[1] <= m4[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m4[2] <= m4[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m4[3] <= m4[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m3[0] <= m3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m3[1] <= m3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m3[2] <= m3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m3[3] <= m3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m2[0] <= m2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m2[1] <= m2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m2[2] <= m2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m2[3] <= m2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m1[0] <= m1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m1[1] <= m1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m1[2] <= m1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m1[3] <= m1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m0[0] <= m0[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m0[1] <= m0[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m0[2] <= m0[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
m0[3] <= m0[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|plj|ch:u4
clk => sel[2]~reg0.CLK
clk => sel[1]~reg0.CLK
clk => sel[0]~reg0.CLK
sel[0] <= sel[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[1] <= sel[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
sel[2] <= sel[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
dian[0] => Mux0.IN10
dian[1] => Mux0.IN9
dian[2] => Mux0.IN8
dian[3] => Mux0.IN7
e3[0] => Mux2.IN6
e3[1] => Mux3.IN6
e3[2] => Mux4.IN6
e3[3] => Mux5.IN6
e2[0] => Mux2.IN7
e2[1] => Mux3.IN7
e2[2] => Mux4.IN7
e2[3] => Mux5.IN7
e1[0] => Mux2.IN8
e1[1] => Mux3.IN8
e1[2] => Mux4.IN8
e1[3] => Mux5.IN8
e0[0] => Mux2.IN9
e0[1] => Mux3.IN9
e0[2] => Mux4.IN9
e0[3] => Mux5.IN9
dang1[0] => Mux2.IN10
dang1[1] => Mux3.IN10
dang1[2] => Mux4.IN10
dang1[3] => Mux5.IN10
nod <= nod$latch.DB_MAX_OUTPUT_PORT_TYPE
tmp[0] <= tmp[0]$latch.DB_MAX_OUTPUT_PORT_TYPE
tmp[1] <= tmp[1]$latch.DB_MAX_OUTPUT_PORT_TYPE
tmp[2] <= tmp[2]$latch.DB_MAX_OUTPUT_PORT_TYPE
tmp[3] <= tmp[3]$latch.DB_MAX_OUTPUT_PORT_TYPE