plj.tan.rpt

基于vhdl 的数字频率计的设计源程序及工程文件

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; Option                                                              ; Setting            ; From ; To ; Entity Name ;
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; Device Name                                                         ; EP1K100QC208-3     ;      ;    ;             ;
; Timing Models                                                       ; Final              ;      ;    ;             ;
; Default hold multicycle                                             ; Same as Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains                           ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                              ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                                      ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                                    ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                               ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements                             ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                                    ; Off                ;      ;    ;             ;
; Enable Clock Latency                                                ; Off                ;      ;    ;             ;
; Use TimeQuest Timing Analyzer                                       ; Off                ;      ;    ;             ;
; Number of source nodes to report per destination node               ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                               ; 10                 ;      ;    ;             ;
; Number of paths to report                                           ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                                        ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                              ; Off                ;      ;    ;             ;
; Report IO Paths Separately                                          ; Off                ;      ;    ;             ;
; Perform Multicorner Analysis                                        ; Off                ;      ;    ;             ;
; Reports the worst-case path for each clock domain and analysis      ; Off                ;      ;    ;             ;
; Removes common clock path pessimism (CCPP) during slack computation ; Off                ;      ;    ;             ;
; Output I/O Timing Endpoint                                          ; Near End           ;      ;    ;             ;
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; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; sig             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; clk             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


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; Clock Setup: 'sig'                                                                                                                                                                                                                                                                               ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------------------------------------------+-----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                                                               ; To              ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+--------------------------------------------------------------------+-----------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 35.09 MHz ( period = 28.500 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q1[3] ; sig        ; sig      ; None                        ; None                      ; 26.700 ns               ;
; N/A                                     ; 35.59 MHz ( period = 28.100 ns )                    ; pilvji:u2|c1[3]                                                    ; pilvji:u2|q1[3] ; sig        ; sig      ; None                        ; None                      ; 26.300 ns               ;
; N/A                                     ; 35.84 MHz ( period = 27.900 ns )                    ; pilvji:u2|c1[0]                                                    ; pilvji:u2|q1[3] ; sig        ; sig      ; None                        ; None                      ; 26.100 ns               ;
; N/A                                     ; 35.97 MHz ( period = 27.800 ns )                    ; pilvji:u2|c1[1]                                                    ; pilvji:u2|q1[3] ; sig        ; sig      ; None                        ; None                      ; 26.000 ns               ;
; N/A                                     ; 36.10 MHz ( period = 27.700 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q3[0] ; sig        ; sig      ; None                        ; None                      ; 25.900 ns               ;
; N/A                                     ; 36.10 MHz ( period = 27.700 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q2[3] ; sig        ; sig      ; None                        ; None                      ; 25.900 ns               ;
; N/A                                     ; 36.10 MHz ( period = 27.700 ns )                    ; pilvji:u2|c2[3]                                                    ; pilvji:u2|q1[3] ; sig        ; sig      ; None                        ; None                      ; 25.900 ns               ;
; N/A                                     ; 36.10 MHz ( period = 27.700 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q3[3] ; sig        ; sig      ; None                        ; None                      ; 25.900 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q2[0] ; sig        ; sig      ; None                        ; None                      ; 25.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q1[0] ; sig        ; sig      ; None                        ; None                      ; 25.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q1[1] ; sig        ; sig      ; None                        ; None                      ; 25.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q1[2] ; sig        ; sig      ; None                        ; None                      ; 25.800 ns               ;
; N/A                                     ; 36.23 MHz ( period = 27.600 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q3[2] ; sig        ; sig      ; None                        ; None                      ; 25.800 ns               ;
; N/A                                     ; 36.36 MHz ( period = 27.500 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q2[1] ; sig        ; sig      ; None                        ; None                      ; 25.700 ns               ;
; N/A                                     ; 36.36 MHz ( period = 27.500 ns )                    ; pilvji:u2|c1[2]                                                    ; pilvji:u2|q3[1] ; sig        ; sig      ; None                        ; None                      ; 25.700 ns               ;