ir.v

来自「用verilog设计一个简单的cpu系统」· Verilog 代码 · 共 11 行

module ir(din,clk,rst,irload,dout);
input[7:0]din;
input clk, rst,irload;
output [7:0]dout;
reg[7:0]dout;
always@(negedge clk or negedge rst)
if(!rst)
	dout<=0;
	else if(irload)
	dout<=din;
endmodule