plj.tan.rpt

基于CPLD的数字频率计

+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EPM1270GT144C5     ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
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+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                             ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type     ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; CLKIN           ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
; CLK             ;                    ; User Pin ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A    ;              ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'CLKIN'                                                                                                                                                                                                                                                            ;
+-----------------------------------------+-----------------------------------------------------+----------------------------------+----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack                                   ; Actual fmax (period)                                ; From                             ; To                               ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+----------------------------------+----------------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A                                     ; 50.15 MHz ( period = 19.940 ns )                    ; REG32B:inst2|DOUT[11]            ; XIANSHI:inst3|DATAIN[12]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 2.747 ns                ;
; N/A                                     ; 54.61 MHz ( period = 18.312 ns )                    ; REG32B:inst2|DOUT[14]            ; XIANSHI:inst3|DATAIN[15]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.933 ns                ;
; N/A                                     ; 55.70 MHz ( period = 17.954 ns )                    ; REG32B:inst2|DOUT[24]            ; XIANSHI:inst3|DATAIN[25]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.754 ns                ;
; N/A                                     ; 57.24 MHz ( period = 17.470 ns )                    ; REG32B:inst2|DOUT[31]            ; XIANSHI:inst3|DATAIN[32]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.512 ns                ;
; N/A                                     ; 57.25 MHz ( period = 17.466 ns )                    ; REG32B:inst2|DOUT[30]            ; XIANSHI:inst3|DATAIN[31]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.510 ns                ;
; N/A                                     ; 57.29 MHz ( period = 17.456 ns )                    ; REG32B:inst2|DOUT[13]            ; XIANSHI:inst3|DATAIN[14]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.505 ns                ;
; N/A                                     ; 57.29 MHz ( period = 17.456 ns )                    ; REG32B:inst2|DOUT[0]             ; XIANSHI:inst3|DATAIN[1]          ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.505 ns                ;
; N/A                                     ; 57.29 MHz ( period = 17.456 ns )                    ; REG32B:inst2|DOUT[16]            ; XIANSHI:inst3|DATAIN[17]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.505 ns                ;
; N/A                                     ; 57.30 MHz ( period = 17.452 ns )                    ; REG32B:inst2|DOUT[3]             ; XIANSHI:inst3|DATAIN[4]          ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.503 ns                ;
; N/A                                     ; 57.31 MHz ( period = 17.448 ns )                    ; REG32B:inst2|DOUT[23]            ; XIANSHI:inst3|DATAIN[24]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.501 ns                ;
; N/A                                     ; 57.31 MHz ( period = 17.448 ns )                    ; REG32B:inst2|DOUT[6]             ; XIANSHI:inst3|DATAIN[7]          ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.501 ns                ;
; N/A                                     ; 57.32 MHz ( period = 17.446 ns )                    ; REG32B:inst2|DOUT[19]            ; XIANSHI:inst3|DATAIN[20]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.500 ns                ;
; N/A                                     ; 57.32 MHz ( period = 17.446 ns )                    ; REG32B:inst2|DOUT[21]            ; XIANSHI:inst3|DATAIN[22]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.500 ns                ;
; N/A                                     ; 57.32 MHz ( period = 17.446 ns )                    ; REG32B:inst2|DOUT[29]            ; XIANSHI:inst3|DATAIN[30]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.500 ns                ;
; N/A                                     ; 57.32 MHz ( period = 17.446 ns )                    ; REG32B:inst2|DOUT[12]            ; XIANSHI:inst3|DATAIN[13]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.500 ns                ;
; N/A                                     ; 57.33 MHz ( period = 17.444 ns )                    ; REG32B:inst2|DOUT[25]            ; XIANSHI:inst3|DATAIN[26]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.499 ns                ;
; N/A                                     ; 57.33 MHz ( period = 17.444 ns )                    ; REG32B:inst2|DOUT[17]            ; XIANSHI:inst3|DATAIN[18]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.499 ns                ;
; N/A                                     ; 57.33 MHz ( period = 17.444 ns )                    ; REG32B:inst2|DOUT[4]             ; XIANSHI:inst3|DATAIN[5]          ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.499 ns                ;
; N/A                                     ; 57.33 MHz ( period = 17.442 ns )                    ; REG32B:inst2|DOUT[2]             ; XIANSHI:inst3|DATAIN[3]          ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.498 ns                ;
; N/A                                     ; 57.34 MHz ( period = 17.440 ns )                    ; REG32B:inst2|DOUT[15]            ; XIANSHI:inst3|DATAIN[16]         ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.497 ns                ;
; N/A                                     ; 57.34 MHz ( period = 17.440 ns )                    ; REG32B:inst2|DOUT[1]             ; XIANSHI:inst3|DATAIN[2]          ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.497 ns                ;
; N/A                                     ; 57.34 MHz ( period = 17.440 ns )                    ; REG32B:inst2|DOUT[8]             ; XIANSHI:inst3|DATAIN[9]          ; CLKIN      ; CLKIN    ; None                        ; None                      ; 1.497 ns                ;