📄 plj.fit.rpt
字号:
+----------------------------------------+
; Delay Chain Summary ;
+-------------+----------+---------------+
; Name ; Pin Type ; Pad to Core 0 ;
+-------------+----------+---------------+
; CLKIN ; Input ; 0 ;
; RST ; Input ; 1 ;
; k ; Input ; 0 ;
; CLK ; Input ; 0 ;
; EN[7] ; Output ; -- ;
; EN[6] ; Output ; -- ;
; EN[5] ; Output ; -- ;
; EN[4] ; Output ; -- ;
; EN[3] ; Output ; -- ;
; EN[2] ; Output ; -- ;
; EN[1] ; Output ; -- ;
; EN[0] ; Output ; -- ;
; SEG_DATA[7] ; Output ; -- ;
; SEG_DATA[6] ; Output ; -- ;
; SEG_DATA[5] ; Output ; -- ;
; SEG_DATA[4] ; Output ; -- ;
; SEG_DATA[3] ; Output ; -- ;
; SEG_DATA[2] ; Output ; -- ;
; SEG_DATA[1] ; Output ; -- ;
; SEG_DATA[0] ; Output ; -- ;
+-------------+----------+---------------+
+--------------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+------------------------+--------------+---------+---------------------+--------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ;
+------------------------+--------------+---------+---------------------+--------+----------------------+------------------+
; CLK ; PIN_41 ; 4 ; Clock ; yes ; Global clock ; GCLK3 ;
; CLKIN ; PIN_127 ; 113 ; Clock ; yes ; Global clock ; GCLK0 ;
; RST ; PIN_110 ; 20 ; Async. clear ; no ; -- ; -- ;
; TESTCTL:inst17|CLK2 ; LC_X12_Y3_N4 ; 3 ; Clock ; no ; -- ; -- ;
; TESTCTL:inst17|CLR_CNT ; LC_X12_Y3_N6 ; 32 ; Async. clear ; no ; -- ; -- ;
; TESTCTL:inst17|DIV2CLK ; LC_X12_Y3_N1 ; 66 ; Clock, Clock enable ; yes ; Global clock ; GCLK1 ;
; rtl~875 ; LC_X10_Y4_N3 ; 60 ; Clock enable ; no ; -- ; -- ;
; rtl~876 ; LC_X11_Y4_N5 ; 4 ; Clock ; yes ; Global clock ; GCLK2 ;
; rtl~885 ; LC_X12_Y5_N3 ; 4 ; Clock ; no ; -- ; -- ;
; rtl~886 ; LC_X11_Y5_N4 ; 4 ; Clock ; no ; -- ; -- ;
; rtl~887 ; LC_X10_Y5_N0 ; 4 ; Clock ; no ; -- ; -- ;
; rtl~888 ; LC_X10_Y5_N8 ; 4 ; Clock ; no ; -- ; -- ;
; rtl~889 ; LC_X12_Y5_N5 ; 4 ; Clock ; no ; -- ; -- ;
; rtl~890 ; LC_X11_Y5_N1 ; 4 ; Clock ; no ; -- ; -- ;
+------------------------+--------------+---------+---------------------+--------+----------------------+------------------+
+-------------------------------------------------------------------------------------------+
; Global & Other Fast Signals ;
+------------------------+--------------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------------------------+--------------+---------+----------------------+------------------+
; CLK ; PIN_41 ; 4 ; Global clock ; GCLK3 ;
; CLKIN ; PIN_127 ; 113 ; Global clock ; GCLK0 ;
; TESTCTL:inst17|DIV2CLK ; LC_X12_Y3_N1 ; 66 ; Global clock ; GCLK1 ;
; rtl~876 ; LC_X11_Y4_N5 ; 4 ; Global clock ; GCLK2 ;
+------------------------+--------------+---------+----------------------+------------------+
+----------------------------------------------+
; Non-Global High Fan-Out Signals ;
+------------------------------------+---------+
; Name ; Fan-Out ;
+------------------------------------+---------+
; rtl~875 ; 60 ;
; k ; 32 ;
; TESTCTL:inst17|CLR_CNT ; 32 ;
; RST ; 20 ;
; XIANSHI:inst3|en_xhdl3[7] ; 19 ;
; XIANSHI:inst3|en_xhdl3[6] ; 16 ;
; XIANSHI:inst3|en_xhdl3[4] ; 15 ;
; XIANSHI:inst3|en_xhdl3[0] ; 13 ;
; XIANSHI:inst3|en_xhdl3[5] ; 13 ;
; XIANSHI:inst3|en_xhdl3[2] ; 12 ;
; XIANSHI:inst3|en_xhdl3[3] ; 12 ;
; rtl~11 ; 9 ;
; rtl~863 ; 9 ;
; CNT10:inst10|CQI[1] ; 8 ;
; XIANSHI:inst3|en_xhdl3[1] ; 8 ;
; CNT10:inst10|CQI[2] ; 7 ;
; CNT10:inst10|CQI[0] ; 7 ;
; CNT10:inst10|CQI[3] ; 7 ;
; XIANSHI:inst3|seg_data_buf[3]~1898 ; 7 ;
; XIANSHI:inst3|seg_data_buf[2]~1888 ; 7 ;
; XIANSHI:inst3|seg_data_buf[1]~1878 ; 7 ;
; XIANSHI:inst3|seg_data_buf[0]~1868 ; 7 ;
; CNT10:inst5|CQI[3] ; 6 ;
; CNT10:inst4|CQI[3] ; 6 ;
; CNT10:inst7|CQI[3] ; 6 ;
; CNT10:inst8|CQI[3] ; 6 ;
; CNT10:inst6|CQI[3] ; 6 ;
; CNT10:inst|CQI[3] ; 6 ;
; CNT10:inst5|CQI[1] ; 6 ;
; CNT10:inst4|CQI[1] ; 6 ;
; CNT10:inst7|CQI[1] ; 6 ;
; CNT10:inst8|CQI[1] ; 6 ;
; CNT10:inst6|CQI[1] ; 6 ;
; CNT10:inst|CQI[1] ; 6 ;
; CNT10:inst5|CQI[0] ; 6 ;
; CNT10:inst4|CQI[0] ; 6 ;
; CNT10:inst7|CQI[0] ; 6 ;
; CNT10:inst8|CQI[0] ; 6 ;
; CNT10:inst6|CQI[0] ; 6 ;
; CNT10:inst9|CQI[1] ; 6 ;
; CNT10:inst9|CQI[0] ; 6 ;
; CNT10:inst9|CQI[3] ; 6 ;
; CNT10:inst|CQI[0] ; 6 ;
; rtl~1 ; 6 ;
; XIANSHI:inst3|cnt_scan[10] ; 6 ;
; rtl~865 ; 6 ;
; XIANSHI:inst3|seg_data_buf[2]~1861 ; 6 ;
; XIANSHI:inst3|process1~192 ; 6 ;
; TESTCTL:inst17|add~543 ; 5 ;
; TESTCTL:inst17|add~513 ; 5 ;
+------------------------------------+---------+
+--------------------------------------------------+
; Interconnect Usage Summary ;
+----------------------------+---------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+---------------------+
; C4s ; 183 / 2,870 ( 6 % ) ;
; Direct links ; 65 / 3,938 ( 2 % ) ;
; Global clocks ; 4 / 4 ( 100 % ) ;
; LAB clocks ; 15 / 72 ( 21 % ) ;
; LUT chains ; 18 / 1,143 ( 2 % ) ;
; Local interconnects ; 322 / 3,938 ( 8 % ) ;
; R4s ; 148 / 2,832 ( 5 % ) ;
+----------------------------+---------------------+
+---------------------------------------------------------------------------+
; LAB Logic Elements ;
+--------------------------------------------+------------------------------+
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