top.hier_info

次代码利用verilog HDL来描述的

|top
clk => clk~0.IN6
clkout <= clkout~0.DB_MAX_OUTPUT_PORT_TYPE


|top|fenpin1:a
clk => clk2~reg0.CLK
clk2 <= clk2~reg0.DB_MAX_OUTPUT_PORT_TYPE


|top|beipin0:b
clk => c.CLK
clk => e.CLK
clk => b.CLK
clk => d.CLK
ina => b.DATAIN
inb => d.DATAIN
dout <= dout~0.DB_MAX_OUTPUT_PORT_TYPE


|top|fenpin:c
clk => clk2~reg0.CLK
clk2 <= clk2~reg0.DB_MAX_OUTPUT_PORT_TYPE


|top|beipin1:d
clk => c.CLK
clk => d.CLK
clk => e.CLK
clk => b.CLK
ina => b.DATAIN
inb => d.DATAIN
dout <= dout~0.DB_MAX_OUTPUT_PORT_TYPE