shift_register.v

来自「UART程序」· Verilog 代码 · 共 22 行

module shift_register(clk,rst,din,regs,dout);
    input clk,rst,din;
    output[9:0] regs;
    output dout;
    reg dout;
    reg[9:0] shift_regs;
    
    assign regs=shift_regs;
    
    always @(posedge clk or negedge rst)
    if(!rst)
    begin
    dout<=1;
    shift_regs<=0;
    end
    else
    begin
        dout<=shift_regs[0];
        shift_regs<={din,shift_regs[8:1]};
    end
    
endmodule