fenpin_256.v

来自「用verilog HDL编写的基于fpga的动态数码管显示程序。」· Verilog 代码 · 共 16 行

module fenpin_256(clk,rst,clk_256);
	input clk,rst;
	output clk_256;
	//output [7:0] out_clk;
	reg [3:0] out_clk;
	
	assign clk_256=out_clk[0]&out_clk[1]&out_clk[2]&out_clk[3];
			//&out_clk[4]&out_clk[5]&out_clk[6]&out_clk[7];
	
	always@(posedge clk)
		begin
			if(!rst)out_clk<=0;
				else out_clk<=out_clk+1;
		end
endmodule