bin_27_seg.v

用verilog HDL编写的基于fpga的动态数码管显示程序。

module bin_27_seg(data_in,data_out);
	input [3:0] data_in;
	output [6:0] data_out;
	
	reg [6:0] data_out;
	
	always@(data_in)
		begin
			case(data_in)
				4'b0000:data_out=7'b100_0000;//0
				4'b0001:data_out=7'b111_1001;//1
				4'b0010:data_out=7'b010_0100;//2
				4'b0011:data_out=7'b011_0000;//3
				4'b0100:data_out=7'b001_1001;//4
				4'b0101:data_out=7'b001_0010;//5
				4'b0110:data_out=7'b001_0010;//6
				4'b0111:data_out=7'b111_1000;//7
				4'b1000:data_out=7'b000_0000;//8
				4'b1001:data_out=7'b001_0000;//9
				4'b1010:data_out=7'b000_1000;//A
				4'b1011:data_out=7'b100_0011;//b
				4'b1100:data_out=7'b100_0110;//c
				4'b1101:data_out=7'b010_0001;//d
				4'b1110:data_out=7'b000_0110;//E
				4'b1111:data_out=7'b000_1110;//F
				default data_out=7'b111_1111;//no light
			endcase
		end
endmodule