myclock.tan.rpt
来自「用VHDL语言实现一个能显示时、分、秒的时钟:可分别进行时和分的手动校正;12小」· RPT 代码 · 共 316 行 · 第 1/5 页
RPT
316 行
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[3] ; distribute_frq:u1|q1[4] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[2] ; distribute_frq:u1|q1[4] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[0] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[1] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[9] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[8] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[7] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[10] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[4] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[3] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[2] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[5] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[6] ; distribute_frq:u1|q1[10] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[0] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[1] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[9] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[8] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[7] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[10] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[4] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[3] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[2] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[5] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[6] ; distribute_frq:u1|q1[7] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[0] ; distribute_frq:u1|q1[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[1] ; distribute_frq:u1|q1[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[8] ; distribute_frq:u1|q1[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[7] ; distribute_frq:u1|q1[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[4] ; distribute_frq:u1|q1[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[3] ; distribute_frq:u1|q1[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[2] ; distribute_frq:u1|q1[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[5] ; distribute_frq:u1|q1[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[6] ; distribute_frq:u1|q1[8] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[0] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[1] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[9] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[8] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[7] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[4] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[3] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[2] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[5] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[6] ; distribute_frq:u1|q1[9] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[0] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[1] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[9] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[8] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[7] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[10] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[4] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[3] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[2] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[5] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; N/A ; 76.92 MHz ( period = 13.000 ns ) ; distribute_frq:u1|q1[6] ; distribute_frq:u1|q1[1] ; clk ; clk ; None ; None ; None ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+-------------------------------+-----------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'div_choose_state'
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