original_signal.hier_info

来自「一种基于LUT的预失真方法。其中的一部分」· HIER_INFO 代码 · 共 2,340 行 · 第 1/5 页

OUTC[6] <= OUTC[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
OUTC[7] <= OUTC[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
OUTC[8] <= OUTC[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
OUTC[9] <= OUTC[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
OUTC[10] <= OUTC[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
OUTC[11] <= OUTC[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
OUTC[12] <= OUTC[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|original_signal|dds2ch:inst3|muad:U_muad|add:U_add
dataa[0] => Add0.IN13
dataa[1] => Add0.IN12
dataa[2] => Add0.IN11
dataa[3] => Add0.IN10
dataa[4] => Add0.IN9
dataa[5] => Add0.IN8
dataa[6] => Add0.IN7
dataa[7] => Add0.IN6
dataa[8] => Add0.IN5
dataa[9] => Add0.IN4
dataa[10] => Add0.IN3
dataa[11] => Add0.IN2
dataa[12] => Add0.IN1
datab[0] => Add0.IN26
datab[1] => Add0.IN25
datab[2] => Add0.IN24
datab[3] => Add0.IN23
datab[4] => Add0.IN22
datab[5] => Add0.IN21
datab[6] => Add0.IN20
datab[7] => Add0.IN19
datab[8] => Add0.IN18
datab[9] => Add0.IN17
datab[10] => Add0.IN16
datab[11] => Add0.IN15
datab[12] => Add0.IN14
cin => Add1.IN13
clock => result[12]~reg0.CLK
clock => result[11]~reg0.CLK
clock => result[10]~reg0.CLK
clock => result[9]~reg0.CLK
clock => result[8]~reg0.CLK
clock => result[7]~reg0.CLK
clock => result[6]~reg0.CLK
clock => result[5]~reg0.CLK
clock => result[4]~reg0.CLK
clock => result[3]~reg0.CLK
clock => result[2]~reg0.CLK
clock => result[1]~reg0.CLK
clock => result[0]~reg0.CLK
result[0] <= result[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[1] <= result[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[2] <= result[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[3] <= result[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[4] <= result[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[5] <= result[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[6] <= result[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[7] <= result[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[8] <= result[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[9] <= result[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[10] <= result[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[11] <= result[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[12] <= result[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|original_signal|dds2ch:inst3|muad:U_muad|sub:U_sub
dataa[0] => Add0.IN26
dataa[1] => Add0.IN25
dataa[2] => Add0.IN24
dataa[3] => Add0.IN23
dataa[4] => Add0.IN22
dataa[5] => Add0.IN21
dataa[6] => Add0.IN20
dataa[7] => Add0.IN19
dataa[8] => Add0.IN18
dataa[9] => Add0.IN17
dataa[10] => Add0.IN16
dataa[11] => Add0.IN15
dataa[12] => Add0.IN14
datab[0] => Add0.IN13
datab[1] => Add0.IN12
datab[2] => Add0.IN11
datab[3] => Add0.IN10
datab[4] => Add0.IN9
datab[5] => Add0.IN8
datab[6] => Add0.IN7
datab[7] => Add0.IN6
datab[8] => Add0.IN5
datab[9] => Add0.IN4
datab[10] => Add0.IN3
datab[11] => Add0.IN2
datab[12] => Add0.IN1
cin => Add1.IN13
clock => result[12]~reg0.CLK
clock => result[11]~reg0.CLK
clock => result[10]~reg0.CLK
clock => result[9]~reg0.CLK
clock => result[8]~reg0.CLK
clock => result[7]~reg0.CLK
clock => result[6]~reg0.CLK
clock => result[5]~reg0.CLK
clock => result[4]~reg0.CLK
clock => result[3]~reg0.CLK
clock => result[2]~reg0.CLK
clock => result[1]~reg0.CLK
clock => result[0]~reg0.CLK
result[0] <= result[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[1] <= result[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[2] <= result[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[3] <= result[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[4] <= result[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[5] <= result[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[6] <= result[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[7] <= result[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[8] <= result[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[9] <= result[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[10] <= result[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[11] <= result[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[12] <= result[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|original_signal|dds2ch:inst3|muad:U_muad|sub:U1_sub
dataa[0] => Add0.IN26
dataa[1] => Add0.IN25
dataa[2] => Add0.IN24
dataa[3] => Add0.IN23
dataa[4] => Add0.IN22
dataa[5] => Add0.IN21
dataa[6] => Add0.IN20
dataa[7] => Add0.IN19
dataa[8] => Add0.IN18
dataa[9] => Add0.IN17
dataa[10] => Add0.IN16
dataa[11] => Add0.IN15
dataa[12] => Add0.IN14
datab[0] => Add0.IN13
datab[1] => Add0.IN12
datab[2] => Add0.IN11
datab[3] => Add0.IN10
datab[4] => Add0.IN9
datab[5] => Add0.IN8
datab[6] => Add0.IN7
datab[7] => Add0.IN6
datab[8] => Add0.IN5
datab[9] => Add0.IN4
datab[10] => Add0.IN3
datab[11] => Add0.IN2
datab[12] => Add0.IN1
cin => Add1.IN13
clock => result[12]~reg0.CLK
clock => result[11]~reg0.CLK
clock => result[10]~reg0.CLK
clock => result[9]~reg0.CLK
clock => result[8]~reg0.CLK
clock => result[7]~reg0.CLK
clock => result[6]~reg0.CLK
clock => result[5]~reg0.CLK
clock => result[4]~reg0.CLK
clock => result[3]~reg0.CLK
clock => result[2]~reg0.CLK
clock => result[1]~reg0.CLK
clock => result[0]~reg0.CLK
result[0] <= result[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[1] <= result[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[2] <= result[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[3] <= result[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[4] <= result[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[5] <= result[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[6] <= result[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[7] <= result[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[8] <= result[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[9] <= result[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[10] <= result[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[11] <= result[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[12] <= result[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|original_signal|dds2ch:inst3|muad:U_muad|add:U1_add
dataa[0] => Add0.IN13
dataa[1] => Add0.IN12
dataa[2] => Add0.IN11
dataa[3] => Add0.IN10
dataa[4] => Add0.IN9
dataa[5] => Add0.IN8
dataa[6] => Add0.IN7
dataa[7] => Add0.IN6
dataa[8] => Add0.IN5
dataa[9] => Add0.IN4
dataa[10] => Add0.IN3
dataa[11] => Add0.IN2
dataa[12] => Add0.IN1
datab[0] => Add0.IN26
datab[1] => Add0.IN25
datab[2] => Add0.IN24
datab[3] => Add0.IN23
datab[4] => Add0.IN22
datab[5] => Add0.IN21
datab[6] => Add0.IN20
datab[7] => Add0.IN19
datab[8] => Add0.IN18
datab[9] => Add0.IN17
datab[10] => Add0.IN16
datab[11] => Add0.IN15
datab[12] => Add0.IN14
cin => Add1.IN13
clock => result[12]~reg0.CLK
clock => result[11]~reg0.CLK
clock => result[10]~reg0.CLK
clock => result[9]~reg0.CLK
clock => result[8]~reg0.CLK
clock => result[7]~reg0.CLK
clock => result[6]~reg0.CLK
clock => result[5]~reg0.CLK
clock => result[4]~reg0.CLK
clock => result[3]~reg0.CLK
clock => result[2]~reg0.CLK
clock => result[1]~reg0.CLK
clock => result[0]~reg0.CLK
result[0] <= result[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[1] <= result[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[2] <= result[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[3] <= result[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[4] <= result[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[5] <= result[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[6] <= result[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[7] <= result[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[8] <= result[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[9] <= result[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[10] <= result[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[11] <= result[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[12] <= result[12]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|original_signal|dds2ch:inst3|muad:U_muad|mult:U_mult
dataa[0] => reg_a[0].DATAIN
dataa[1] => reg_a[1].DATAIN
dataa[2] => reg_a[2].DATAIN
dataa[3] => reg_a[3].DATAIN
dataa[4] => reg_a[4].DATAIN
dataa[5] => reg_a[5].DATAIN
dataa[6] => reg_a[6].DATAIN
datab[0] => reg_b[0].DATAIN
datab[1] => reg_b[1].DATAIN
datab[2] => reg_b[2].DATAIN
datab[3] => reg_b[3].DATAIN
datab[4] => reg_b[4].DATAIN
datab[5] => reg_b[5].DATAIN
datab[6] => reg_b[6].DATAIN
datab[7] => reg_b[7].DATAIN
clock => reg_a[6].CLK
clock => reg_a[5].CLK
clock => reg_a[4].CLK
clock => reg_a[3].CLK
clock => reg_a[2].CLK
clock => reg_a[1].CLK
clock => reg_a[0].CLK
clock => reg_b[7].CLK
clock => reg_b[6].CLK
clock => reg_b[5].CLK
clock => reg_b[4].CLK
clock => reg_b[3].CLK
clock => reg_b[2].CLK
clock => reg_b[1].CLK
clock => reg_b[0].CLK
clock => result[7]~reg0.CLK
clock => result[6]~reg0.CLK
clock => result[5]~reg0.CLK
clock => result[4]~reg0.CLK
clock => result[3]~reg0.CLK
clock => result[2]~reg0.CLK
clock => result[1]~reg0.CLK
clock => result[0]~reg0.CLK
result[0] <= result[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[1] <= result[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[2] <= result[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[3] <= result[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[4] <= result[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[5] <= result[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[6] <= result[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[7] <= result[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|original_signal|dds2ch:inst3|muad:U_muad|mult:U1_mult
dataa[0] => reg_a[0].DATAIN
dataa[1] => reg_a[1].DATAIN
dataa[2] => reg_a[2].DATAIN
dataa[3] => reg_a[3].DATAIN
dataa[4] => reg_a[4].DATAIN
dataa[5] => reg_a[5].DATAIN
dataa[6] => reg_a[6].DATAIN
datab[0] => reg_b[0].DATAIN
datab[1] => reg_b[1].DATAIN
datab[2] => reg_b[2].DATAIN
datab[3] => reg_b[3].DATAIN
datab[4] => reg_b[4].DATAIN
datab[5] => reg_b[5].DATAIN
datab[6] => reg_b[6].DATAIN
datab[7] => reg_b[7].DATAIN
clock => reg_a[6].CLK
clock => reg_a[5].CLK
clock => reg_a[4].CLK
clock => reg_a[3].CLK
clock => reg_a[2].CLK
clock => reg_a[1].CLK
clock => reg_a[0].CLK
clock => reg_b[7].CLK
clock => reg_b[6].CLK
clock => reg_b[5].CLK
clock => reg_b[4].CLK
clock => reg_b[3].CLK
clock => reg_b[2].CLK
clock => reg_b[1].CLK
clock => reg_b[0].CLK
clock => result[7]~reg0.CLK
clock => result[6]~reg0.CLK
clock => result[5]~reg0.CLK
clock => result[4]~reg0.CLK
clock => result[3]~reg0.CLK
clock => result[2]~reg0.CLK
clock => result[1]~reg0.CLK
clock => result[0]~reg0.CLK
result[0] <= result[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[1] <= result[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[2] <= result[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[3] <= result[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[4] <= result[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[5] <= result[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[6] <= result[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
result[7] <= result[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|original_signal|dds2ch:inst3|muad:U_muad|delayl:U_delayl
CLK => ADDRN1[6].CLK
CLK => ADDRN1[5].CLK
CLK => ADDRN1[4].CLK
CLK => ADDRN1[3].CLK
CLK => ADDRN1[2].CLK
CLK => ADDRN1[1].CLK
CLK => ADDRN1[0].CLK
CLK => ADDRN2[6].CLK
CLK => ADDRN2[5].CLK
CLK => ADDRN2[4].CLK
CLK => ADDRN2[3].CLK
CLK => ADDRN2[2].CLK
CLK => ADDRN2[1].CLK
CLK => ADDRN2[0].CLK
CLK => OADDRN[6]~reg0.CLK
CLK => OADDRN[5]~reg0.CLK
CLK => OADDRN[4]~reg0.CLK
CLK => OADDRN[3]~reg0.CLK
CLK => OADDRN[2]~reg0.CLK
CLK => OADDRN[1]~reg0.CLK
CLK => OADDRN[0]~reg0.CLK
CLK => CTL2_.CLK
CLK => CTL2_1.CLK
CLK => CTL2_2.CLK
CLK => CTL2_3.CLK
CLK => CTL2_4.CLK
CLK => OCTL2~reg0.CLK
CLK => w1[12].CLK
CLK => w1[11].CLK
CLK => w1[10].CLK
CLK => w1[9].CLK
CLK => w1[8].CLK
CLK => w1[7].CLK
CLK => w1[6].CLK
CLK => w1[5].CLK
CLK => w1[4].CLK
CLK => w1[3].CLK
CLK => w1[2].CLK
CLK => w1[1].CLK
CLK => w1[0].CLK
CLK => w2[12].CLK
CLK => w2[11].CLK
CLK => w2[10].CLK
CLK => w2[9].CLK
CLK => w2[8].CLK
CLK => w2[7].CLK
CLK => w2[6].CLK
CLK => w2[5].CLK
CLK => w2[4].CLK
CLK => w2[3].CLK
CLK => w2[2].CLK
CLK => w2[1].CLK
CLK => w2[0].CLK
CLK => w1_[12].CLK
CLK => w1_[11].CLK
CLK => w1_[10].CLK
CLK => w1_[9].CLK
CLK => w1_[8].CLK
CLK => w1_[7].CLK
CLK => w1_[6].CLK
CLK => w1_[5].CLK
CLK => w1_[4].CLK
CLK => w1_[3].CLK
CLK => w1_[2].CLK
CLK => w1_[1].CLK
CLK => w1_[0].CLK
CLK => w2_[12].CLK
CLK => w2_[11].CLK
CLK => w2_[10].CLK
CLK => w2_[9].CLK
CLK => w2_[8].CLK
CLK => w2_[7].CLK
CLK => w2_[6].CLK
CLK => w2_[5].CLK
CLK => w2_[4].CLK
CLK => w2_[3].CLK
CLK => w2_[2].CLK
CLK => w2_[1].CLK
CLK => w2_[0].CLK
CLK => w1_1[12].CLK
CLK => w1_1[11].CLK
CLK => w1_1[10].CLK
CLK => w1_1[9].CLK
CLK => w1_1[8].CLK
CLK => w1_1[7].CLK
CLK => w1_1[6].CLK
CLK => w1_1[5].CLK
CLK => w1_1[4].CLK
CLK => w1_1[3].CLK
CLK => w1_1[2].CLK
CLK => w1_1[1].CLK
CLK => w1_1[0].CLK
CLK => w2_1[12].CLK
CLK => w2_1[11].CLK
CLK => w2_1[10].CLK
CLK => w2_1[9].CLK
CLK => w2_1[8].CLK
CLK => w2_1[7].CLK
CLK => w2_1[6].CLK
CLK => w2_1[5].CLK
CLK => w2_1[4].CLK
CLK => w2_1[3].CLK
CLK => w2_1[2].CLK
CLK => w2_1[1].CLK
CLK => w2_1[0].CLK
CLK => ow1[12]~reg0.CLK
CLK => ow1[11]~reg0.CLK
CLK => ow1[10]~reg0.CLK
CLK => ow1[9]~reg0.CLK
CLK => ow1[8]~reg0.CLK
CLK => ow1[7]~reg0.CLK
CLK => ow1[6]~reg0.CLK
CLK => ow1[5]~reg0.CLK
CLK => ow1[4]~reg0.CLK
CLK => ow1[3]~reg0.CLK
CLK => ow1[2]~reg0.CLK
CLK => ow1[1]~reg0.CLK
CLK => ow1[0]~reg0.CLK
CLK => ow2[12]~reg0.CLK
CLK => ow2[11]~reg0.CLK
CLK => ow2[10]~reg0.CLK
CLK => ow2[9]~reg0.CLK
CLK => ow2[8]~reg0.CLK
CLK => ow2[7]~reg0.CLK
CLK => ow2[6]~reg0.CLK
CLK => ow2[5]~reg0.CLK
CLK => ow2[4]~reg0.CLK
CLK => ow2[3]~reg0.CLK
CLK => ow2[2]~reg0.CLK
CLK => ow2[1]~reg0.CLK
CLK => ow2[0]~reg0.CLK
RESET => ADDRN1[6].ACLR
RESET => ADDRN1[5].ACLR
RESET => ADDRN1[4].ACLR
RESET => ADDRN1[3].ACLR
RESET => ADDRN1[2].ACLR