basketball.sta.rpt

来自「cycloneII Quartus verilog开发的简单时序电路」· RPT 代码 · 共 482 行 · 第 1/2 页

; -1.222 ; 1.000        ; 2.222          ; Port Rate        ; CP    ; Rise       ; CP             ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; CP    ; Rise       ; TimerH[0]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; CP    ; Rise       ; TimerH[0]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; CP    ; Rise       ; TimerH[1]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; CP    ; Rise       ; TimerH[1]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; CP    ; Rise       ; TimerH[2]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; CP    ; Rise       ; TimerH[2]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; CP    ; Rise       ; TimerH[3]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; CP    ; Rise       ; TimerH[3]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; CP    ; Rise       ; TimerL[0]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; CP    ; Rise       ; TimerL[0]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; CP    ; Rise       ; TimerL[1]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; CP    ; Rise       ; TimerL[1]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; CP    ; Rise       ; TimerL[2]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; CP    ; Rise       ; TimerL[2]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; CP    ; Rise       ; TimerL[3]~reg0 ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; CP    ; Rise       ; TimerL[3]~reg0 ;
+--------+--------------+----------------+------------------+-------+------------+----------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; nPAUSE    ; CP         ; 2.436 ; 2.436 ; Rise       ; CP              ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; nPAUSE    ; CP         ; -2.132 ; -2.132 ; Rise       ; CP              ;
+-----------+------------+--------+--------+------------+-----------------+


+------------------------------------------------------------------------+
; Clock to Output Times                                                  ;
+------------+------------+-------+-------+------------+-----------------+
; Data Port  ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+------------+------------+-------+-------+------------+-----------------+
; Alarm      ; CP         ; 4.359 ; 4.359 ; Rise       ; CP              ;
; TimerH[*]  ; CP         ; 3.644 ; 3.644 ; Rise       ; CP              ;
;  TimerH[0] ; CP         ; 3.531 ; 3.531 ; Rise       ; CP              ;
;  TimerH[1] ; CP         ; 3.603 ; 3.603 ; Rise       ; CP              ;
;  TimerH[2] ; CP         ; 3.641 ; 3.641 ; Rise       ; CP              ;
;  TimerH[3] ; CP         ; 3.644 ; 3.644 ; Rise       ; CP              ;
; TimerL[*]  ; CP         ; 3.792 ; 3.792 ; Rise       ; CP              ;
;  TimerL[0] ; CP         ; 3.792 ; 3.792 ; Rise       ; CP              ;
;  TimerL[1] ; CP         ; 3.677 ; 3.677 ; Rise       ; CP              ;
;  TimerL[2] ; CP         ; 3.658 ; 3.658 ; Rise       ; CP              ;
;  TimerL[3] ; CP         ; 3.549 ; 3.549 ; Rise       ; CP              ;
+------------+------------+-------+-------+------------+-----------------+


+------------------------------------------------------------------------+
; Minimum Clock to Output Times                                          ;
+------------+------------+-------+-------+------------+-----------------+
; Data Port  ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+------------+------------+-------+-------+------------+-----------------+
; Alarm      ; CP         ; 4.034 ; 4.034 ; Rise       ; CP              ;
; TimerH[*]  ; CP         ; 3.531 ; 3.531 ; Rise       ; CP              ;
;  TimerH[0] ; CP         ; 3.531 ; 3.531 ; Rise       ; CP              ;
;  TimerH[1] ; CP         ; 3.603 ; 3.603 ; Rise       ; CP              ;
;  TimerH[2] ; CP         ; 3.641 ; 3.641 ; Rise       ; CP              ;
;  TimerH[3] ; CP         ; 3.644 ; 3.644 ; Rise       ; CP              ;
; TimerL[*]  ; CP         ; 3.549 ; 3.549 ; Rise       ; CP              ;
;  TimerL[0] ; CP         ; 3.792 ; 3.792 ; Rise       ; CP              ;
;  TimerL[1] ; CP         ; 3.677 ; 3.677 ; Rise       ; CP              ;
;  TimerL[2] ; CP         ; 3.658 ; 3.658 ; Rise       ; CP              ;
;  TimerL[3] ; CP         ; 3.549 ; 3.549 ; Rise       ; CP              ;
+------------+------------+-------+-------+------------+-----------------+


+------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                          ;
+------------------+--------+-------+----------+---------+---------------------+
; Clock            ; Setup  ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------+--------+-------+----------+---------+---------------------+
; Worst-case Slack ; -1.163 ; 0.0   ; 0.0      ; 0.0     ; -1.222              ;
;  CP              ; -1.163 ; 0.215 ; N/A      ; N/A     ; -1.222              ;
; Design-wide TNS  ; -9.217 ; 0.0   ; 0.0      ; 0.0     ; N/A                 ;
;  CP              ; -9.217 ; 0.000 ; N/A      ; N/A     ; N/A                 ;
+------------------+--------+-------+----------+---------+---------------------+


+-----------------------------------------------------------------------+
; Setup Times                                                           ;
+-----------+------------+-------+-------+------------+-----------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-----------+------------+-------+-------+------------+-----------------+
; nPAUSE    ; CP         ; 4.258 ; 4.258 ; Rise       ; CP              ;
+-----------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------+
; Hold Times                                                              ;
+-----------+------------+--------+--------+------------+-----------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-----------+------------+--------+--------+------------+-----------------+
; nPAUSE    ; CP         ; -2.132 ; -2.132 ; Rise       ; CP              ;
+-----------+------------+--------+--------+------------+-----------------+


+------------------------------------------------------------------------+
; Clock to Output Times                                                  ;
+------------+------------+-------+-------+------------+-----------------+
; Data Port  ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+------------+------------+-------+-------+------------+-----------------+
; Alarm      ; CP         ; 8.400 ; 8.400 ; Rise       ; CP              ;
; TimerH[*]  ; CP         ; 6.894 ; 6.894 ; Rise       ; CP              ;
;  TimerH[0] ; CP         ; 6.657 ; 6.657 ; Rise       ; CP              ;
;  TimerH[1] ; CP         ; 6.861 ; 6.861 ; Rise       ; CP              ;
;  TimerH[2] ; CP         ; 6.892 ; 6.892 ; Rise       ; CP              ;
;  TimerH[3] ; CP         ; 6.894 ; 6.894 ; Rise       ; CP              ;
; TimerL[*]  ; CP         ; 7.155 ; 7.155 ; Rise       ; CP              ;
;  TimerL[0] ; CP         ; 7.155 ; 7.155 ; Rise       ; CP              ;
;  TimerL[1] ; CP         ; 6.947 ; 6.947 ; Rise       ; CP              ;
;  TimerL[2] ; CP         ; 6.924 ; 6.924 ; Rise       ; CP              ;
;  TimerL[3] ; CP         ; 6.683 ; 6.683 ; Rise       ; CP              ;
+------------+------------+-------+-------+------------+-----------------+


+------------------------------------------------------------------------+
; Minimum Clock to Output Times                                          ;
+------------+------------+-------+-------+------------+-----------------+
; Data Port  ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+------------+------------+-------+-------+------------+-----------------+
; Alarm      ; CP         ; 4.034 ; 4.034 ; Rise       ; CP              ;
; TimerH[*]  ; CP         ; 3.531 ; 3.531 ; Rise       ; CP              ;
;  TimerH[0] ; CP         ; 3.531 ; 3.531 ; Rise       ; CP              ;
;  TimerH[1] ; CP         ; 3.603 ; 3.603 ; Rise       ; CP              ;
;  TimerH[2] ; CP         ; 3.641 ; 3.641 ; Rise       ; CP              ;
;  TimerH[3] ; CP         ; 3.644 ; 3.644 ; Rise       ; CP              ;
; TimerL[*]  ; CP         ; 3.549 ; 3.549 ; Rise       ; CP              ;
;  TimerL[0] ; CP         ; 3.792 ; 3.792 ; Rise       ; CP              ;
;  TimerL[1] ; CP         ; 3.677 ; 3.677 ; Rise       ; CP              ;
;  TimerL[2] ; CP         ; 3.658 ; 3.658 ; Rise       ; CP              ;
;  TimerL[3] ; CP         ; 3.549 ; 3.549 ; Rise       ; CP              ;
+------------+------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------+
; Setup Transfers                                                   ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; CP         ; CP       ; 93       ; 0        ; 0        ; 0        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+-------------------------------------------------------------------+
; Hold Transfers                                                    ;
+------------+----------+----------+----------+----------+----------+
; From Clock ; To Clock ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+------------+----------+----------+----------+----------+----------+
; CP         ; CP       ; 93       ; 0        ; 0        ; 0        ;
+------------+----------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design.


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design.


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 0     ; 0    ;
; Unconstrained Input Ports       ; 2     ; 2    ;
; Unconstrained Input Port Paths  ; 16    ; 16   ;
; Unconstrained Output Ports      ; 9     ; 9    ;
; Unconstrained Output Port Paths ; 16    ; 16   ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II TimeQuest Timing Analyzer
    Info: Version 8.1 Build 163 10/28/2008 SJ Full Version
    Info: Processing started: Fri Mar 13 18:27:35 2009
Info: Command: quartus_sta basketball -c basketball
Info: qsta_default_script.tcl version: #2
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Critical Warning: Synopsys Design Constraints File file not found: 'basketball.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info: No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info: Deriving Clocks
    Info: create_clock -period 1.000 -name CP CP
Info: Analyzing Slow Model
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -1.163
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -1.163        -9.217 CP 
Info: Worst-case hold slack is 0.391
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.391         0.000 CP 
Info: No recovery paths to report
Info: No removal paths to report
Critical Warning: Found minimum pulse width or period violations. See Report Minimum Pulse Width for details.
Info: Analyzing Fast Model
Critical Warning: Timing requirements not met
Info: Worst-case setup slack is -0.013
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:    -0.013        -0.058 CP 
Info: Worst-case hold slack is 0.215
    Info:     Slack End Point TNS Clock 
    Info: ========= ============= =====================
    Info:     0.215         0.000 CP 
Info: No recovery paths to report
Info: No removal paths to report
Critical Warning: Found minimum pulse width or period violations. See Report Minimum Pulse Width for details.
Info: Design is not fully constrained for setup requirements
Info: Design is not fully constrained for hold requirements
Info: Parallel compilation was enabled but no parallel operations were performed
Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 5 warnings
    Info: Peak virtual memory: 132 megabytes
    Info: Processing ended: Fri Mar 13 18:27:36 2009
    Info: Elapsed time: 00:00:01
    Info: Total CPU time (on all processors): 00:00:01