📄 basketball.tan.rpt
字号:
; 1.985 ns ; TimerH[3]~reg0 ; TimerH[2]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.001 ns ;
; 2.005 ns ; TimerL[3]~reg0 ; TimerH[1]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.021 ns ;
; 2.062 ns ; TimerH[2]~reg0 ; TimerH[1]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.078 ns ;
; 2.120 ns ; TimerL[0]~reg0 ; TimerH[1]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.136 ns ;
; 2.211 ns ; TimerL[2]~reg0 ; TimerH[1]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.227 ns ;
; 2.212 ns ; TimerL[3]~reg0 ; TimerH[2]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.228 ns ;
; 2.212 ns ; TimerL[3]~reg0 ; TimerH[3]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.228 ns ;
; 2.276 ns ; TimerL[1]~reg0 ; TimerH[1]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.292 ns ;
; 2.327 ns ; TimerL[0]~reg0 ; TimerH[2]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.343 ns ;
; 2.327 ns ; TimerL[0]~reg0 ; TimerH[3]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.343 ns ;
; 2.418 ns ; TimerL[2]~reg0 ; TimerH[2]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.434 ns ;
; 2.418 ns ; TimerL[2]~reg0 ; TimerH[3]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.434 ns ;
; 2.483 ns ; TimerL[1]~reg0 ; TimerH[2]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.499 ns ;
; 2.483 ns ; TimerL[1]~reg0 ; TimerH[3]~reg0 ; CP ; CP ; 0.000 ns ; 0.016 ns ; 2.499 ns ;
+---------------+----------------+----------------+------------+----------+----------------------------+----------------------------+--------------------------+
+------------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+--------+----------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+--------+----------------+----------+
; N/A ; None ; 5.168 ns ; nPAUSE ; TimerH[3]~reg0 ; CP ;
; N/A ; None ; 5.168 ns ; nPAUSE ; TimerH[2]~reg0 ; CP ;
; N/A ; None ; 4.961 ns ; nPAUSE ; TimerH[1]~reg0 ; CP ;
; N/A ; None ; 4.271 ns ; nPAUSE ; TimerH[0]~reg0 ; CP ;
; N/A ; None ; 4.268 ns ; nPAUSE ; TimerL[2]~reg0 ; CP ;
; N/A ; None ; 4.264 ns ; nPAUSE ; TimerL[3]~reg0 ; CP ;
; N/A ; None ; 4.263 ns ; nPAUSE ; TimerL[1]~reg0 ; CP ;
; N/A ; None ; 4.262 ns ; nPAUSE ; TimerL[0]~reg0 ; CP ;
+-------+--------------+------------+--------+----------------+----------+
+-----------------------------------------------------------------------------+
; tco ;
+-------+--------------+------------+----------------+-----------+------------+
; Slack ; Required tco ; Actual tco ; From ; To ; From Clock ;
+-------+--------------+------------+----------------+-----------+------------+
; N/A ; None ; 8.047 ns ; TimerL[1]~reg0 ; Alarm ; CP ;
; N/A ; None ; 7.982 ns ; TimerL[2]~reg0 ; Alarm ; CP ;
; N/A ; None ; 7.891 ns ; TimerL[0]~reg0 ; Alarm ; CP ;
; N/A ; None ; 7.848 ns ; TimerH[1]~reg0 ; Alarm ; CP ;
; N/A ; None ; 7.776 ns ; TimerL[3]~reg0 ; Alarm ; CP ;
; N/A ; None ; 7.594 ns ; TimerH[0]~reg0 ; Alarm ; CP ;
; N/A ; None ; 7.576 ns ; TimerH[3]~reg0 ; Alarm ; CP ;
; N/A ; None ; 7.418 ns ; TimerH[2]~reg0 ; Alarm ; CP ;
; N/A ; None ; 6.786 ns ; TimerL[0]~reg0 ; TimerL[0] ; CP ;
; N/A ; None ; 6.735 ns ; TimerH[3]~reg0 ; TimerH[3] ; CP ;
; N/A ; None ; 6.510 ns ; TimerH[2]~reg0 ; TimerH[2] ; CP ;
; N/A ; None ; 6.501 ns ; TimerL[1]~reg0 ; TimerL[1] ; CP ;
; N/A ; None ; 6.468 ns ; TimerH[1]~reg0 ; TimerH[1] ; CP ;
; N/A ; None ; 6.280 ns ; TimerH[0]~reg0 ; TimerH[0] ; CP ;
; N/A ; None ; 6.264 ns ; TimerL[2]~reg0 ; TimerL[2] ; CP ;
; N/A ; None ; 6.029 ns ; TimerL[3]~reg0 ; TimerL[3] ; CP ;
+-------+--------------+------------+----------------+-----------+------------+
+------------------------------------------------------------------------------+
; th ;
+---------------+-------------+-----------+--------+----------------+----------+
; Minimum Slack ; Required th ; Actual th ; From ; To ; To Clock ;
+---------------+-------------+-----------+--------+----------------+----------+
; N/A ; None ; -4.032 ns ; nPAUSE ; TimerL[0]~reg0 ; CP ;
; N/A ; None ; -4.033 ns ; nPAUSE ; TimerL[1]~reg0 ; CP ;
; N/A ; None ; -4.034 ns ; nPAUSE ; TimerL[3]~reg0 ; CP ;
; N/A ; None ; -4.038 ns ; nPAUSE ; TimerL[2]~reg0 ; CP ;
; N/A ; None ; -4.041 ns ; nPAUSE ; TimerH[0]~reg0 ; CP ;
; N/A ; None ; -4.731 ns ; nPAUSE ; TimerH[1]~reg0 ; CP ;
; N/A ; None ; -4.938 ns ; nPAUSE ; TimerH[3]~reg0 ; CP ;
; N/A ; None ; -4.938 ns ; nPAUSE ; TimerH[2]~reg0 ; CP ;
+---------------+-------------+-----------+--------+----------------+----------+
+---------------------------------------------------------------------------------------------------------+
; Ignored Timing Assignments ;
+-------------+---------+------+-------+-------------+----------------------------------------------------+
; Option ; Setting ; From ; To ; Entity Name ; Help ;
+-------------+---------+------+-------+-------------+----------------------------------------------------+
; Not a Clock ; Off ; ; Alarm ; ; No timing path applicable to specified destination ;
+-------------+---------+------+-------+-------------+----------------------------------------------------+
+--------------------------+
; Timing Analyzer Messages ;
+--------------------------+
Info: *******************************************************************
Info: Running Quartus II Classic Timing Analyzer
Info: Version 8.1 Build 163 10/28/2008 SJ Full Version
Info: Processing started: Fri Mar 13 19:08:47 2009
Info: Command: quartus_tan --read_settings_files=on --write_settings_files=off basketball -c basketball --speed=6
Info: Parallel compilation is enabled and will use 2 of the 2 processors detected
Info: Started post-fitting delay annotation
Warning: Found 9 output pins without output pin load capacitance assignment
Info: Pin "TimerH[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "TimerH[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "TimerH[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "TimerH[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "TimerL[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "TimerL[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "TimerL[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "TimerL[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "Alarm" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Info: Slack time is 80.62 ns for clock "CP" between source register "TimerL[1]~reg0" and destination register "TimerH[2]~reg0"
Info: Fmax is 368.6 MHz (period= 2.713 ns)
Info: + Largest register to register requirement is 83.119 ns
Info: + Setup relationship between source and destination is 83.333 ns
Info: + Latch edge is 83.333 ns
Info: Clock period of Destination clock "CP" is 83.333 ns with offset of 0.000 ns and duty cycle of 50
Info: Multicycle Setup factor for Destination register is 1
Info: - Launch edge is 0.000 ns
Info: Clock period of Source clock "CP" is 83.333 ns with offset of 0.000 ns and duty cycle of 50
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