half_freq.v

来自「数字频率计 FPGA 用verilog语言编写」· Verilog 代码 · 共 9 行

9 行

module Half_freq(CLK_in,CLK_out);
input CLK_in;
output CLK_out;
reg  CLK_out;
always@(posedge CLK_in)
begin
    CLK_out=~CLK_out;  
end
endmodule

half_freq.v - 源码说明

本页面展示了「数字频率计 FPGA 用verilog语言编写」中的 half_freq.v 源码文件，采用 Verilog 编程语言编写，共 9 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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