led.v

用Verilog实现的电子时钟显示器

`timescale 1ms/1ns
module LED(seg,hex);
    input[5:0] hex;  
    output[6:0] seg;
    reg[6:0] seg;
    always@(hex)
      begin
        case(hex)
         'd0 : seg=7'b1000000;
         'd1 : seg=7'b1111001;
         'd2 : seg=7'b0100100;
         'd3 : seg=7'b0110000;
         'd4 : seg=7'b0110001;
         'd5 : seg=7'b0010010;
         'd6 : seg=7'b0000010;
         'd7 : seg=7'b1111000;
         'd8 : seg=7'b0000000;
         'd9 : seg=7'b0010000;
        default : seg=7'b1111111;
        endcase
      end
endmodule