segmain0.v

用verilog实现的数字跑表

module segmain0(seg_data,indec);
output[7:0] seg_data;
input[3:0] indec;
reg[7:0] seg_data;
always @(indec)
begin
case(indec)
4'h0:seg_data=8'hc0;
4'h1:seg_data=8'hf9;
4'h2:seg_data=8'ha4;
4'h3:seg_data=8'hb0;
4'h4:seg_data=8'h99;
4'h5:seg_data=8'h92;
4'h6:seg_data=8'h82;
4'h7:seg_data=8'hf8;
4'h8:seg_data=8'h80;
4'h9:seg_data=8'h90;

default:seg_data=8'hc0;
endcase
end
endmodule