autoconstraint_ram_basic.sdc

来自「《设计与验证VerilogHDL》源码实例 和 Verilog规范」· SDC 代码 · 共 5 行

#Begin clock constraint
define_clock -name {b:ram_basic|clk} -period 2.718 -clockgroup Autoconstr_clkgroup_0 -rise 0.000 -fall 1.359 -route 0.000 
#End clock constraint