latch.plg

《设计与验证VerilogHDL》源码实例 和 Verilog规范

@P:  Worst Slack : NA
@P: latch Part : xc3s100evq100-4
@P: latch I/O primitives : 2
@P: latch I/O Register bits : 0
@P: latch Register bits (Non I/O) : 0 (0%)
@P: latch Total Luts : 0 (0%)