mux.plg

《设计与验证VerilogHDL》源码实例 和 Verilog规范

@P:  Worst Slack : NA
@P: mux Part : xc3s50tq144-4
@P: mux I/O primitives : 7
@P: mux I/O Register bits : 0
@P: mux Register bits (Non I/O) : 0 (0%)
@P: mux Total Luts : 2 (0%)