ccd_dr.hier_info

verilog HDL语言

|ccd_dr
cnt1[0] <= cnt1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt1[1] <= cnt1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt1[2] <= cnt1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt1[3] <= cnt1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt1[4] <= cnt1[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt1[5] <= cnt1[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt1[6] <= cnt1[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt1[7] <= cnt1[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[0] <= cnt2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[1] <= cnt2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[2] <= cnt2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[3] <= cnt2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[4] <= cnt2[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[5] <= cnt2[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[6] <= cnt2[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[7] <= cnt2[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[8] <= cnt2[8]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[9] <= cnt2[9]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[10] <= cnt2[10]~reg0.DB_MAX_OUTPUT_PORT_TYPE
cnt2[11] <= cnt2[11]~reg0.DB_MAX_OUTPUT_PORT_TYPE
clk => cnt1[7]~reg0.CLK
clk => cnt1[6]~reg0.CLK
clk => cnt1[5]~reg0.CLK
clk => cnt1[4]~reg0.CLK
clk => cnt1[3]~reg0.CLK
clk => cnt1[2]~reg0.CLK
clk => cnt1[1]~reg0.CLK
clk => cnt1[0]~reg0.CLK
clk => cnt2[11]~reg0.CLK
clk => cnt2[10]~reg0.CLK
clk => cnt2[9]~reg0.CLK
clk => cnt2[8]~reg0.CLK
clk => cnt2[7]~reg0.CLK
clk => cnt2[6]~reg0.CLK
clk => cnt2[5]~reg0.CLK
clk => cnt2[4]~reg0.CLK
clk => cnt2[3]~reg0.CLK
clk => cnt2[2]~reg0.CLK
clk => cnt2[1]~reg0.CLK
clk => cnt2[0]~reg0.CLK
clk => clk1.CLK
clk => cp.CLK
clk => rs.CLK
clk => ccd_clk~reg0.CLK
clk => ccd_en~reg0.CLK
clk => ccd_clk1~reg0.CLK
clk => ccd_sh~reg0.CLK
ccd_clk1 <= ccd_clk1~reg0.DB_MAX_OUTPUT_PORT_TYPE
ccd_clk2 <= ccd_clk2~0.DB_MAX_OUTPUT_PORT_TYPE
ccd_sh <= ccd_sh~reg0.DB_MAX_OUTPUT_PORT_TYPE
ccd_rs <= ccd_rs~1.DB_MAX_OUTPUT_PORT_TYPE
ccd_cp <= ccd_cp~0.DB_MAX_OUTPUT_PORT_TYPE
ccd_en <= ccd_en~reg0.DB_MAX_OUTPUT_PORT_TYPE
ccd_clk <= ccd_clk~reg0.DB_MAX_OUTPUT_PORT_TYPE