ccd_dr.map.summary

来自「verilog HDL语言」· SUMMARY 代码 · 共 8 行

SUMMARY
8 行
字号 
Analysis & Synthesis Status : Successful - Tue Jul 01 21:23:16 2008
Quartus II Version : 7.2 Build 151 09/26/2007 SJ Full Version
Revision Name : ccd_dr
Top-level Entity Name : ccd_dr
Family : MAX7000AE
Total macrocells : 30
Total pins : 28

ccd_dr.map.summary - 源码说明

本页面展示了「verilog HDL语言」中的 ccd_dr.map.summary 源码文件，采用 SUMMARY 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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