ccd_dr.fit.rpt

verilog HDL语言

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; Dedicated Inputs I/O                                               ;
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; Name ; Pin # ; Type  ; VCCIO ; I/O Standard ; Input Vref ; Current ;
+------+-------+-------+-------+--------------+------------+---------+
; clk  ; 43    ; Input ; --    ; 3.3-V LVTTL  ; -          ; 0 mA    ;
+------+-------+-------+-------+--------------+------------+---------+


+-----------------------------------------------+
; Output Pin Default Load For Reported TCO      ;
+--------------+-------+------------------------+
; I/O Standard ; Load  ; Termination Resistance ;
+--------------+-------+------------------------+
; 3.3-V LVTTL  ; 10 pF ; Not Available          ;
; 3.3-V LVCMOS ; 10 pF ; Not Available          ;
; 3.3-V PCI    ; 10 pF ; 25 Ohm (Parallel)      ;
; 2.5 V        ; 10 pF ; Not Available          ;
+--------------+-------+------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.


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; Fitter Resource Utilization by Entity                                               ;
+----------------------------+------------+------+---------------------+--------------+
; Compilation Hierarchy Node ; Macrocells ; Pins ; Full Hierarchy Name ; Library Name ;
+----------------------------+------------+------+---------------------+--------------+
; |ccd_dr                    ; 30         ; 32   ; |ccd_dr             ; work         ;
+----------------------------+------------+------+---------------------+--------------+


+-----------------------------------------------------------------------------------------------------+
; Control Signals                                                                                     ;
+--------------+----------+---------+--------------+--------+----------------------+------------------+
; Name         ; Location ; Fan-Out ; Usage        ; Global ; Global Resource Used ; Global Line Name ;
+--------------+----------+---------+--------------+--------+----------------------+------------------+
; LessThan0~52 ; SEXP35   ; 2       ; Clock enable ; no     ; --                   ; --               ;
; LessThan0~53 ; SEXP34   ; 2       ; Clock enable ; no     ; --                   ; --               ;
; LessThan0~58 ; SEXP19   ; 1       ; Clock enable ; no     ; --                   ; --               ;
; LessThan0~59 ; SEXP20   ; 1       ; Clock enable ; no     ; --                   ; --               ;
; clk          ; PIN_43   ; 27      ; Clock        ; yes    ; On                   ; --               ;
; cnt1[0]~reg0 ; LC64     ; 24      ; Clock enable ; no     ; --                   ; --               ;
; cnt1[1]~reg0 ; LC57     ; 24      ; Clock enable ; no     ; --                   ; --               ;
; cnt1[2]~reg0 ; LC49     ; 24      ; Clock enable ; no     ; --                   ; --               ;
; cnt1[3]~reg0 ; LC52     ; 27      ; Clock enable ; no     ; --                   ; --               ;
; cnt1[4]~reg0 ; LC4      ; 26      ; Clock enable ; no     ; --                   ; --               ;
; cnt1[5]~reg0 ; LC3      ; 28      ; Clock enable ; no     ; --                   ; --               ;
; cnt1[6]~reg0 ; LC53     ; 25      ; Clock enable ; no     ; --                   ; --               ;
; cnt1[7]~reg0 ; LC1      ; 24      ; Clock enable ; no     ; --                   ; --               ;
+--------------+----------+---------+--------------+--------+----------------------+------------------+


+---------------------------------------------------------------------+
; Global & Other Fast Signals                                         ;
+------+----------+---------+----------------------+------------------+
; Name ; Location ; Fan-Out ; Global Resource Used ; Global Line Name ;
+------+----------+---------+----------------------+------------------+
; clk  ; PIN_43   ; 27      ; On                   ; --               ;
+------+----------+---------+----------------------+------------------+


+---------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------+-----------------+
; Name          ; Fan-Out         ;
+---------------+-----------------+
; cnt1[5]~reg0  ; 28              ;
; cnt1[3]~reg0  ; 27              ;
; cnt1[4]~reg0  ; 26              ;
; cnt1[6]~reg0  ; 25              ;
; cnt1[1]~reg0  ; 24              ;
; cnt1[7]~reg0  ; 24              ;
; cnt1[2]~reg0  ; 24              ;
; cnt1[0]~reg0  ; 24              ;
; cnt2[2]~reg0  ; 15              ;
; cnt2[3]~reg0  ; 15              ;
; cnt2[1]~reg0  ; 15              ;
; cnt2[0]~reg0  ; 15              ;
; cnt2[6]~reg0  ; 14              ;
; cnt2[5]~reg0  ; 14              ;
; cnt2[4]~reg0  ; 14              ;
; cnt2[7]~reg0  ; 13              ;
; cnt2[9]~reg0  ; 11              ;
; cnt2[8]~reg0  ; 11              ;
; cnt2[10]~reg0 ; 10              ;
; cnt2[11]~reg0 ; 9               ;
; ccd_sh~reg0   ; 4               ;
; ccd_clk1~reg0 ; 2               ;
; LessThan0~53  ; 2               ;
; LessThan0~52  ; 2               ;
; cp            ; 2               ;
; rs            ; 2               ;
; LessThan0~59  ; 1               ;
; LessThan0~58  ; 1               ;
; ccd_clk1~5    ; 1               ;
; ccd_cp~9      ; 1               ;
; ccd_rs~10     ; 1               ;
; Selector3~129 ; 1               ;
; Selector3~128 ; 1               ;
; Selector4~111 ; 1               ;
; Selector4~110 ; 1               ;
; ccd_en~reg0   ; 1               ;
; clk1          ; 1               ;
; ccd_clk~reg0  ; 1               ;
+---------------+-----------------+


+------------------------------------------------+
; Interconnect Usage Summary                     ;
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