mul8x8.rpt
来自「用VHDL语言实现通用计算器设计」· RPT 代码 · 共 927 行 · 第 1/5 页
RPT
927 行
B17 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 2/22( 9%)
B20 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 2/22( 9%)
B22 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 4/22( 18%)
C13 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 2/22( 9%)
C18 1/ 8( 12%) 0/ 8( 0%) 1/ 8( 12%) 0/2 0/2 4/22( 18%)
Embedded Column Row
Array Embedded Interconnect Interconnect Read/ External
Block Cells Driven Driven Clocks Write Interconnect
Total dedicated input pins used: 6/6 (100%)
Total I/O pins used: 26/53 ( 49%)
Total logic cells used: 169/576 ( 29%)
Total embedded cells used: 0/24 ( 0%)
Total EABs used: 0/3 ( 0%)
Average fan-in: 3.58/4 ( 89%)
Total fan-in: 606/2304 ( 26%)
Total input pins required: 16
Total input I/O cell registers required: 0
Total output pins required: 16
Total output I/O cell registers required: 0
Total buried I/O cell registers required: 0
Total bidirectional pins required: 0
Total reserved pins required 0
Total logic cells required: 169
Total flipflops required: 0
Total packed registers required: 0
Total logic cells in carry chains: 0
Total number of carry chains: 0
Total logic cells in cascade chains: 0
Total number of cascade chains: 0
Total single-pin Clock Enables required: 0
Total single-pin Output Enables required: 0
Synthesized logic cells: 59/ 576 ( 10%)
Logic Cell and Embedded Cell Counts
Column: 01 02 03 04 05 06 07 08 09 10 11 12 EA 13 14 15 16 17 18 19 20 21 22 23 24 Total(LC/EC)
A: 7 2 8 8 1 8 8 8 0 8 8 8 0 0 0 0 0 0 0 0 0 0 0 0 0 74/0
B: 8 8 8 3 8 8 8 7 8 8 8 8 0 0 0 0 0 1 0 0 1 0 1 0 0 93/0
C: 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 2/0
Total: 15 10 16 11 9 16 16 15 8 16 16 16 0 1 0 0 0 1 1 0 1 0 1 0 0 169/0
Device-Specific Information: c:\work\mul8x8.rpt
mul8x8
** INPUTS **
Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
83 - - - 13 INPUT 0 0 0 17 A0
42 - - - -- INPUT 0 0 0 21 A1
2 - - - -- INPUT 0 0 0 21 A2
38 - - - 10 INPUT 0 0 0 19 A3
8 - - - 03 INPUT 0 0 0 19 A4
44 - - - -- INPUT 0 0 0 16 A5
84 - - - -- INPUT 0 0 0 21 A6
65 - - B -- INPUT 0 0 0 17 A7
1 - - - -- INPUT 0 0 0 23 B0
43 - - - -- INPUT 0 0 0 23 B1
5 - - - 05 INPUT 0 0 0 16 B2
11 - - - 01 INPUT 0 0 0 17 B3
36 - - - 07 INPUT 0 0 0 14 B4
10 - - - 01 INPUT 0 0 0 20 B5
6 - - - 04 INPUT 0 0 0 20 B6
3 - - - 12 INPUT 0 0 0 18 B7
Code:
s = Synthesized pin or logic cell
+ = Synchronous flipflop
/ = Slow slew-rate output
! = NOT gate push-back
r = Fitter-inserted logic cell
@ = Uses single-pin Clock Enable
& = Uses single-pin Output Enable
Device-Specific Information: c:\work\mul8x8.rpt
mul8x8
** OUTPUTS **
Fed By Fed By Fan-In Fan-Out
Pin LC EC Row Col Primitive Code INP FBK OUT FBK Name
61 - - C -- OUTPUT 0 1 0 0 PROD0
60 - - C -- OUTPUT 0 1 0 0 PROD1
18 - - A -- OUTPUT 0 1 0 0 PROD2
72 - - A -- OUTPUT 0 1 0 0 PROD3
73 - - A -- OUTPUT 0 1 0 0 PROD4
7 - - - 03 OUTPUT 0 1 0 0 PROD5
16 - - A -- OUTPUT 0 1 0 0 PROD6
69 - - A -- OUTPUT 0 1 0 0 PROD7
19 - - A -- OUTPUT 0 1 0 0 PROD8
25 - - B -- OUTPUT 0 1 0 0 PROD9
64 - - B -- OUTPUT 0 1 0 0 PROD10
66 - - B -- OUTPUT 0 1 0 0 PROD11
23 - - B -- OUTPUT 0 1 0 0 PROD12
21 - - B -- OUTPUT 0 1 0 0 PROD13
22 - - B -- OUTPUT 0 1 0 0 PROD14
24 - - B -- OUTPUT 0 1 0 0 PROD15
Code:
s = Synthesized pin or logic cell
+ = Synchronous flipflop
/ = Slow slew-rate output
! = NOT gate push-back
r = Fitter-inserted logic cell
@ = Uses single-pin Clock Enable
& = Uses single-pin Output Enable
Device-Specific Information: c:\work\mul8x8.rpt
mul8x8
** BURIED LOGIC **
Fan-In Fan-Out
IOC LC EC Row Col Primitive Code INP FBK OUT FBK Name
- 1 - A 04 OR2 0 3 1 0 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:126
- 1 - A 02 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:127
- 1 - A 10 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:148
- 5 - A 10 OR2 s 0 2 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~149~1
- 1 - B 09 OR2 s 0 2 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~150~1
- 4 - B 09 OR2 s 0 2 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~151~1
- 3 - B 08 OR2 s 0 2 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~152~1
- 5 - B 11 OR2 s 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~153~1
- 4 - B 02 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:154
- 7 - B 02 OR2 4 0 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:155
- 6 - A 12 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:165
- 5 - B 07 AND2 4 0 0 1 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:231
- 7 - A 10 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:319
- 2 - A 10 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:320
- 6 - B 09 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:321
- 3 - B 09 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:322
- 4 - B 08 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:323
- 6 - B 11 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:324
- 6 - B 02 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:325
- 2 - A 04 OR2 0 2 1 0 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:120
- 4 - A 02 OR2 0 3 0 3 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:121
- 2 - A 12 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:140
- 1 - A 08 OR2 0 2 0 4 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:141
- 4 - A 10 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:142
- 4 - B 10 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:143
- 2 - B 03 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:144
- 6 - B 08 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:145
- 1 - B 11 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:146
- 2 - B 05 OR2 2 2 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:147
- 3 - A 08 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:159
- 7 - B 11 OR2 0 4 0 3 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:218
- 5 - B 05 OR2 2 2 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:219
- 5 - A 12 OR2 0 4 0 4 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:302
- 8 - A 08 OR2 s 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|~303~1
- 4 - A 08 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:303
- 8 - A 10 OR2 0 4 0 3 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:304
- 1 - B 10 OR2 0 4 0 3 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:305
- 1 - B 03 OR2 0 4 0 3 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:306
- 5 - B 08 OR2 0 4 0 3 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_add:sub_csa_add|csa_cell:adder0|:307
- 5 - A 04 OR2 2 2 1 0 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:114
- 2 - A 01 OR2 2 2 0 4 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:132
- 2 - A 08 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:134
- 7 - A 08 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:135
- 8 - B 10 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:136
- 3 - B 03 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:137
- 8 - B 01 OR2 s 4 0 0 1 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|~138~1
- 3 - B 06 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:138
- 8 - A 04 OR2 2 2 0 4 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:148
- 1 - A 07 OR2 2 2 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:150
- 1 - A 01 OR2 2 2 0 3 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:285
- 2 - A 07 OR2 s 2 2 0 4 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|~286~1
- 4 - A 12 OR2 0 3 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:286
- 5 - A 08 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:288
- 7 - B 10 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:289
- 8 - B 03 OR2 0 4 0 2 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|:290
- 5 - B 06 AND2 s 2 0 0 1 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|~291~1
- 6 - B 06 AND2 s 4 0 0 1 |LPM_MULT:33|multcore:mult_core|csa_add:padder|csa_add:sub_csa_add|csa_cell:adder0|~291~2
⌨️ 快捷键说明
复制代码Ctrl + C
搜索代码Ctrl + F
全屏模式F11
增大字号Ctrl + =
减小字号Ctrl + -
显示快捷键?