hdf.v

来自「该文档是基于QUARTUS2_6.0的Verilog试验例程」· Verilog 代码 · 共 8 行

8 行

module hdf(a1,a2,y);
input[3:0] a1;
input[5:0] a2;
output[5:0] y;

assign y=a1+a2;

endmodule

hdf.v - 源码说明

本页面展示了「该文档是基于QUARTUS2_6.0的Verilog试验例程」中的 hdf.v 源码文件，采用 Verilog 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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