select.v

该文档是基于QUARTUS2_6.0的Verilog试验例程

module select(data1,data2,data3,data4,data5,data6,data7,data8,sel,out_data);
input[3:0] data1,data2,data3,data4,data5,data6,data7,data8;
input[7:0] sel;
output[3:0] out_data;
reg[3:0] out_data;

always @(sel)
begin
 case(sel)
  8'b00000001:out_data=data1;
  8'b00000010:out_data=data2;
  8'b00000100:out_data=data3;
  8'b00001000:out_data=data4; 
  8'b00010000:out_data=data5;
  8'b00100000:out_data=data6;
  8'b01000000:out_data=data7;
  8'b10000000:out_data=data8; 
  default out_data=0;
 endcase
end
endmodule