ceping.v

该文档是基于QUARTUS2_6.0的Verilog试验例程

module ceping(clk,clkx,data);
input clk;              //定义20M时钟输入端 
input clkx;             //定义被测信号输入端  
output[31:0] data;
reg[30:0]count;         //定义计数寄存器 
reg sec;                //定义标志寄存器
reg qq;
reg[31:0]min;           //定义计数频率寄存器
reg[31:0]data;

always @(posedge clk)
 begin
   count=count+1;
    if(count==20000000)
     begin
      sec=~sec;
      count=0;
     end
 end
always @(negedge clkx)   
 begin
  if(sec)
    begin
     min=min+1;
     qq=1;
     if(min[3:0]==10)
       begin
         min[3:0]=0;
         min[7:4]=min[7:4]+1;
           if(min[7:4]==10)
               begin
                 min[7:4]=0;
                 min[11:8]=min[11:8]+1; 
                 if(min[11:8]==10) 
                   begin
                    min[11:8]=0;
                    min[15:12]=min[15:12]+1;
                    if(min[15:12]==10) 
                      begin
                       min[15:12]=0;
                       min[19:16]=min[19:16]+1;
                       if(min[19:16]==10) 
                         begin
                          min[19:16]=0;
                          min[23:20]=min[23:20]+1;      
                          if(min[23:20]==10) 
                            begin
                             min[23:20]=0;
                             min[27:24]=min[27:24]+1;      
                             if(min[27:24]==10) 
                              begin
                               min[27:24]=0;
                               min[31:28]=min[31:28]+1;      
                               if(min[31:28]==10)
                                 min[31:0]=0;      
                              end
                          end
                       end
                    end
                 end
             end
         end
     end 
  else 
    begin    
     if(qq==1) 
      begin
       data[31:0]=min[31:0];
       qq=0;
      end
     else min[31:0]=0; 
    end
 end
endmodule