_primary.vhd

本程序包含：EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块（eeprom_wr.v）、信号产生模块（signal.v）和顶层模块(top.v)

library verilog;
use verilog.vl_types.all;
entity EEPROM_WR is
    generic(
        Idle            : integer := 1;
        Ready           : integer := 2;
        Write_start     : integer := 4;
        Ctrl_write      : integer := 8;
        Addr_write      : integer := 16;
        Data_write      : integer := 32;
        Read_start      : integer := 64;
        Ctrl_read       : integer := 128;
        Data_read       : integer := 256;
        Stop            : integer := 512;
        Ackn            : integer := 1024;
        sh8out_bit7     : integer := 1;
        sh8out_bit6     : integer := 2;
        sh8out_bit5     : integer := 4;
        sh8out_bit4     : integer := 8;
        sh8out_bit3     : integer := 16;
        sh8out_bit2     : integer := 32;
        sh8out_bit1     : integer := 64;
        sh8out_bit0     : integer := 128;
        sh8out_end      : integer := 256;
        sh8in_begin     : integer := 1;
        sh8in_bit7      : integer := 2;
        sh8in_bit6      : integer := 4;
        sh8in_bit5      : integer := 8;
        sh8in_bit4      : integer := 16;
        sh8in_bit3      : integer := 32;
        sh8in_bit2      : integer := 64;
        sh8in_bit1      : integer := 128;
        sh8in_bit0      : integer := 256;
        sh8in_end       : integer := 512;
        head_begin      : integer := 1;
        head_bit        : integer := 2;
        head_end        : integer := 4;
        stop_begin      : integer := 1;
        stop_bit        : integer := 2;
        stop_end        : integer := 4;
        YES             : integer := 1;
        NO              : integer := 0
    );
    port(
        SDA             : inout  vl_logic;
        SCL             : out    vl_logic;
        ACK             : out    vl_logic;
        RESET           : in     vl_logic;
        CLK             : in     vl_logic;
        WR              : in     vl_logic;
        RD              : in     vl_logic;
        ADDR            : in     vl_logic_vector(10 downto 0);
        DATA            : inout  vl_logic_vector(7 downto 0)
    );
end EEPROM_WR;