📄 _primary.vhd
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library verilog;use verilog.vl_types.all;entity read_addr is port( clk : in vl_logic; reset : in vl_logic; ce : in vl_logic; count10 : in vl_logic_vector(3 downto 0); full : in vl_logic; done : in vl_logic; en : out vl_logic; read_addr_l : out vl_logic_vector(9 downto 0); read_addr_h : out vl_logic_vector(9 downto 0) );end read_addr;
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