testdiv.txt

来自「实用的任意时钟分频Verilog代码 可以任意分频的！」· 文本 代码 · 共 6 行

module testdiv;
input mclk;
output clk;
always # 20 mclk=!mclk;
divclk div(.clk1(mclk),.clk2(clk));
endmodule