fdiv.hier_info

采用VerilogHDL语言编写的数字频率计

|fdiv
clk => cnt1[31].CLK
clk => cnt1[30].CLK
clk => cnt1[29].CLK
clk => cnt1[28].CLK
clk => cnt1[27].CLK
clk => cnt1[26].CLK
clk => cnt1[25].CLK
clk => cnt1[24].CLK
clk => cnt1[23].CLK
clk => cnt1[22].CLK
clk => cnt1[21].CLK
clk => cnt1[20].CLK
clk => cnt1[19].CLK
clk => cnt1[18].CLK
clk => cnt1[17].CLK
clk => cnt1[16].CLK
clk => cnt1[15].CLK
clk => cnt1[14].CLK
clk => cnt1[13].CLK
clk => cnt1[12].CLK
clk => cnt1[11].CLK
clk => cnt1[10].CLK
clk => cnt1[9].CLK
clk => cnt1[8].CLK
clk => cnt1[7].CLK
clk => cnt1[6].CLK
clk => cnt1[5].CLK
clk => cnt1[4].CLK
clk => cnt1[3].CLK
clk => cnt1[2].CLK
clk => cnt1[1].CLK
clk => cnt1[0].CLK
clk => f1khz~reg0.CLK
f1hz <= f1hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f10hz <= f10hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f100hz <= f100hz~reg0.DB_MAX_OUTPUT_PORT_TYPE
f1khz <= f1khz~reg0.DB_MAX_OUTPUT_PORT_TYPE