📄 cmultipler.map.rpt
字号:
; Analysis & Synthesis Source Files Read ;
+----------------------------------+-----------------+------------------------------+----------------------------------------------------------------------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ;
+----------------------------------+-----------------+------------------------------+----------------------------------------------------------------------+
; ADDSUB_16_0.v ; yes ; User Verilog HDL File ; C:/altera/61/quartus/myq2projects/ddc/cmultipler/ADDSUB_16_0.v ;
; ADDSUB.v ; yes ; User Verilog HDL File ; C:/altera/61/quartus/myq2projects/ddc/cmultipler/ADDSUB.v ;
; MULTP.v ; yes ; User Verilog HDL File ; C:/altera/61/quartus/myq2projects/ddc/cmultipler/MULTP.v ;
; CMULTIPLEX.v ; yes ; Other ; C:/altera/61/quartus/myq2projects/ddc/cmultipler/CMULTIPLEX.v ;
; lpm_add_sub.tdf ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/lpm_add_sub.tdf ;
; addcore.inc ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/addcore.inc ;
; look_add.inc ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/look_add.inc ;
; bypassff.inc ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/bypassff.inc ;
; altshift.inc ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/altshift.inc ;
; alt_stratix_add_sub.inc ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/alt_stratix_add_sub.inc ;
; alt_mercury_add_sub.inc ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/alt_mercury_add_sub.inc ;
; aglobal61.inc ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/aglobal61.inc ;
; db/add_sub_4od.tdf ; yes ; Auto-Generated Megafunction ; C:/altera/61/quartus/myq2projects/ddc/cmultipler/db/add_sub_4od.tdf ;
; lpm_mult.tdf ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/lpm_mult.tdf ;
; lpm_add_sub.inc ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/lpm_add_sub.inc ;
; multcore.inc ; yes ; Megafunction ; c:/altera/61/quartus/libraries/megafunctions/multcore.inc ;
; db/mult_2su.tdf ; yes ; Auto-Generated Megafunction ; C:/altera/61/quartus/myq2projects/ddc/cmultipler/db/mult_2su.tdf ;
+----------------------------------+-----------------+------------------------------+----------------------------------------------------------------------+
+-------------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+-----------------------------------------------+-------+
; Resource ; Usage ;
+-----------------------------------------------+-------+
; Estimated ALUTs Used ; 162 ;
; Dedicated logic registers ; 160 ;
; ; ;
; Estimated ALUTs Unavailable ; 0 ;
; ; ;
; Total combinational functions ; 162 ;
; Combinational ALUT usage by number of inputs ; ;
; -- 7 input functions ; 0 ;
; -- 6 input functions ; 0 ;
; -- 5 input functions ; 0 ;
; -- 4 input functions ; 0 ;
; -- <=3 input functions ; 162 ;
; ; ;
; Combinational ALUTs by mode ; ;
; -- normal mode ; 75 ;
; -- extended LUT mode ; 0 ;
; -- arithmetic mode ; 87 ;
; -- shared arithmetic mode ; 0 ;
; ; ;
; Estimated ALUT/register pairs used ; 162 ;
; ; ;
; Total registers ; 160 ;
; -- Dedicated logic registers ; 160 ;
; -- I/O registers ; 0 ;
; ; ;
; Estimated ALMs: partially or completely used ; 81 ;
; ; ;
; I/O pins ; 131 ;
; DSP block 9-bit elements ; 6 ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 163 ;
; Total fan-out ; 1273 ;
; Average fan-out ; 2.77 ;
+-----------------------------------------------+-------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+----------------------------------------------+-------------------+--------------+-------------------+--------------+---------+-----------+-----------+------+--------------+---------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; LC Combinationals ; LC Registers ; Block Memory Bits ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; DSP 36x36 ; Pins ; Virtual Pins ; Full Hierarchy Name ;
+----------------------------------------------+-------------------+--------------+-------------------+--------------+---------+-----------+-----------+------+--------------+---------------------------------------------------------------------------------------------------------+
; |CMULTIPLEX ; 162 (0) ; 160 (160) ; 0 ; 6 ; 0 ; 3 ; 0 ; 131 ; 0 ; |CMULTIPLEX ;
; |ADDSUB_16_0:add1| ; 32 (15) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add1 ;
; |ADDSUB:addsub| ; 17 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add1|ADDSUB:addsub ;
; |lpm_add_sub:lpm_add_sub_component| ; 17 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add1|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component ;
; |add_sub_4od:auto_generated| ; 17 (17) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add1|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component|add_sub_4od:auto_generated ;
; |ADDSUB_16_0:add2| ; 32 (15) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add2 ;
; |ADDSUB:addsub| ; 17 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add2|ADDSUB:addsub ;
; |lpm_add_sub:lpm_add_sub_component| ; 17 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add2|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component ;
; |add_sub_4od:auto_generated| ; 17 (17) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add2|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component|add_sub_4od:auto_generated ;
; |ADDSUB_16_0:add3| ; 32 (15) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add3 ;
; |ADDSUB:addsub| ; 17 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add3|ADDSUB:addsub ;
; |lpm_add_sub:lpm_add_sub_component| ; 17 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add3|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component ;
; |add_sub_4od:auto_generated| ; 17 (17) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:add3|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component|add_sub_4od:auto_generated ;
; |ADDSUB_16_0:sub1| ; 33 (15) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:sub1 ;
; |ADDSUB:addsub| ; 18 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:sub1|ADDSUB:addsub ;
; |lpm_add_sub:lpm_add_sub_component| ; 18 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:sub1|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component ;
; |add_sub_4od:auto_generated| ; 18 (18) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:sub1|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component|add_sub_4od:auto_generated ;
; |ADDSUB_16_0:sub2| ; 33 (15) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:sub2 ;
; |ADDSUB:addsub| ; 18 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:sub2|ADDSUB:addsub ;
; |lpm_add_sub:lpm_add_sub_component| ; 18 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:sub2|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component ;
; |add_sub_4od:auto_generated| ; 18 (18) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; |CMULTIPLEX|ADDSUB_16_0:sub2|ADDSUB:addsub|lpm_add_sub:lpm_add_sub_component|add_sub_4od:auto_generated ;
; |MULTP:mult1| ; 0 (0) ; 0 (0) ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; |CMULTIPLEX|MULTP:mult1 ;
; |lpm_mult:lpm_mult_component| ; 0 (0) ; 0 (0) ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; |CMULTIPLEX|MULTP:mult1|lpm_mult:lpm_mult_component ;
; |mult_2su:auto_generated| ; 0 (0) ; 0 (0) ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; |CMULTIPLEX|MULTP:mult1|lpm_mult:lpm_mult_component|mult_2su:auto_generated ;
; |MULTP:mult2| ; 0 (0) ; 0 (0) ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; |CMULTIPLEX|MULTP:mult2 ;
; |lpm_mult:lpm_mult_component| ; 0 (0) ; 0 (0) ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; |CMULTIPLEX|MULTP:mult2|lpm_mult:lpm_mult_component ;
; |mult_2su:auto_generated| ; 0 (0) ; 0 (0) ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; |CMULTIPLEX|MULTP:mult2|lpm_mult:lpm_mult_component|mult_2su:auto_generated ;
; |MULTP:mult3| ; 0 (0) ; 0 (0) ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; |CMULTIPLEX|MULTP:mult3 ;
; |lpm_mult:lpm_mult_component| ; 0 (0) ; 0 (0) ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; |CMULTIPLEX|MULTP:mult3|lpm_mult:lpm_mult_component ;
; |mult_2su:auto_generated| ; 0 (0) ; 0 (0) ; 0 ; 2 ; 0 ; 1 ; 0 ; 0 ; 0 ; |CMULTIPLEX|MULTP:mult3|lpm_mult:lpm_mult_component|mult_2su:auto_generated ;
+----------------------------------------------+-------------------+--------------+-------------------+--------------+---------+-----------+-----------+------+--------------+---------------------------------------------------------------------------------------------------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+------------------------------------------------+
; Analysis & Synthesis DSP Block Usage Summary ;
+----------------------------------+-------------+
; Statistic ; Number Used ;
+----------------------------------+-------------+
; Simple Multipliers (9-bit) ; 0 ;
; Simple Multipliers (18-bit) ; 3 ;
; Simple Multipliers (36-bit) ; 0 ;
; Multiply Accumulators (18-bit) ; 0 ;
; Two-Multipliers Adders (9-bit) ; 0 ;
; Two-Multipliers Adders (18-bit) ; 0 ;
; Four-Multipliers Adders (9-bit) ; 0 ;
; Four-Multipliers Adders (18-bit) ; 0 ;
; Dynamic DSP Blocks ; 0 ;
; DSP Blocks ; -- ;
; DSP Block 9-bit Elements ; 6 ;
; Signed Multipliers ; 3 ;
; Unsigned Multipliers ; 0 ;
; Mixed Sign Multipliers ; 0 ;
; Variable Sign Multipliers ; 0 ;
; Dedicated Shift Register Chains ; 0 ;
+----------------------------------+-------------+
Note: number of DSP Blocks used is only available after a successful fit.
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Total registers ; 160 ;
; Number of registers using Synchronous Clear ; 0 ;
; Number of registers using Synchronous Load ; 0 ;
; Number of registers using Asynchronous Clear ; 160 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 160 ;
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