📄 cpu.tan.rpt
字号:
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clock ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clock' ;
+-----------------------------------------+-----------------------------------------------------+------------+------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+------------+------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 37.31 MHz ( period = 26.800 ns ) ; add_r[3] ; sysbus[6] ; clock ; clock ; None ; None ; 25.000 ns ;
; N/A ; 37.45 MHz ( period = 26.700 ns ) ; add_r[3] ; sysbus[7] ; clock ; clock ; None ; None ; 24.900 ns ;
; N/A ; 37.74 MHz ( period = 26.500 ns ) ; add_r[3] ; sysbus[5] ; clock ; clock ; None ; None ; 24.700 ns ;
; N/A ; 38.02 MHz ( period = 26.300 ns ) ; mar[1] ; sysbus[3] ; clock ; clock ; None ; None ; 24.500 ns ;
; N/A ; 38.02 MHz ( period = 26.300 ns ) ; mar[1] ; mdr_out[3] ; clock ; clock ; None ; None ; 24.500 ns ;
; N/A ; 38.31 MHz ( period = 26.100 ns ) ; mar[0] ; sysbus[3] ; clock ; clock ; None ; None ; 24.300 ns ;
; N/A ; 38.31 MHz ( period = 26.100 ns ) ; mar[0] ; mdr_out[3] ; clock ; clock ; None ; None ; 24.300 ns ;
; N/A ; 38.76 MHz ( period = 25.800 ns ) ; add_r[3] ; mdr_out[6] ; clock ; clock ; None ; None ; 24.000 ns ;
; N/A ; 38.76 MHz ( period = 25.800 ns ) ; mar[0] ; sysbus[6] ; clock ; clock ; None ; None ; 24.000 ns ;
; N/A ; 38.76 MHz ( period = 25.800 ns ) ; mem[1][6] ; sysbus[6] ; clock ; clock ; None ; None ; 24.000 ns ;
; N/A ; 38.91 MHz ( period = 25.700 ns ) ; add_r[1] ; sysbus[6] ; clock ; clock ; None ; None ; 23.900 ns ;
; N/A ; 38.91 MHz ( period = 25.700 ns ) ; mar[3] ; sysbus[4] ; clock ; clock ; None ; None ; 23.900 ns ;
; N/A ; 38.91 MHz ( period = 25.700 ns ) ; mar[3] ; mdr_out[4] ; clock ; clock ; None ; None ; 23.900 ns ;
; N/A ; 39.06 MHz ( period = 25.600 ns ) ; add_r[3] ; mdr_out[7] ; clock ; clock ; None ; None ; 23.800 ns ;
; N/A ; 39.06 MHz ( period = 25.600 ns ) ; add_r[1] ; sysbus[7] ; clock ; clock ; None ; None ; 23.800 ns ;
; N/A ; 39.06 MHz ( period = 25.600 ns ) ; add_r[0] ; sysbus[6] ; clock ; clock ; None ; None ; 23.800 ns ;
; N/A ; 39.22 MHz ( period = 25.500 ns ) ; add_r[0] ; sysbus[7] ; clock ; clock ; None ; None ; 23.700 ns ;
; N/A ; 39.22 MHz ( period = 25.500 ns ) ; mar[1] ; sysbus[5] ; clock ; clock ; None ; None ; 23.700 ns ;
; N/A ; 39.22 MHz ( period = 25.500 ns ) ; add_r[3] ; mar[3] ; clock ; clock ; None ; None ; 23.700 ns ;
; N/A ; 39.37 MHz ( period = 25.400 ns ) ; add_r[2] ; sysbus[6] ; clock ; clock ; None ; None ; 23.600 ns ;
; N/A ; 39.37 MHz ( period = 25.400 ns ) ; mar[1] ; sysbus[6] ; clock ; clock ; None ; None ; 23.600 ns ;
; N/A ; 39.37 MHz ( period = 25.400 ns ) ; add_r[1] ; sysbus[5] ; clock ; clock ; None ; None ; 23.600 ns ;
; N/A ; 39.37 MHz ( period = 25.400 ns ) ; mar[2] ; sysbus[4] ; clock ; clock ; None ; None ; 23.600 ns ;
; N/A ; 39.37 MHz ( period = 25.400 ns ) ; mar[2] ; mdr_out[4] ; clock ; clock ; None ; None ; 23.600 ns ;
; N/A ; 39.53 MHz ( period = 25.300 ns ) ; add_r[2] ; sysbus[7] ; clock ; clock ; None ; None ; 23.500 ns ;
; N/A ; 39.53 MHz ( period = 25.300 ns ) ; add_r[0] ; sysbus[5] ; clock ; clock ; None ; None ; 23.500 ns ;
; N/A ; 39.68 MHz ( period = 25.200 ns ) ; mar[0] ; sysbus[4] ; clock ; clock ; None ; None ; 23.400 ns ;
; N/A ; 39.68 MHz ( period = 25.200 ns ) ; mar[0] ; mdr_out[4] ; clock ; clock ; None ; None ; 23.400 ns ;
; N/A ; 39.68 MHz ( period = 25.200 ns ) ; add_r[3] ; mdr_out[2] ; clock ; clock ; None ; None ; 23.400 ns ;
; N/A ; 39.84 MHz ( period = 25.100 ns ) ; add_r[2] ; sysbus[5] ; clock ; clock ; None ; None ; 23.300 ns ;
; N/A ; 40.00 MHz ( period = 25.000 ns ) ; mar[1] ; sysbus[7] ; clock ; clock ; None ; None ; 23.200 ns ;
; N/A ; 40.16 MHz ( period = 24.900 ns ) ; mdr[2] ; sysbus[6] ; clock ; clock ; None ; None ; 23.100 ns ;
; N/A ; 40.32 MHz ( period = 24.800 ns ) ; mdr[2] ; sysbus[7] ; clock ; clock ; None ; None ; 23.000 ns ;
; N/A ; 40.32 MHz ( period = 24.800 ns ) ; mar[0] ; mdr_out[6] ; clock ; clock ; None ; None ; 23.000 ns ;
; N/A ; 40.32 MHz ( period = 24.800 ns ) ; mem[1][6] ; mdr_out[6] ; clock ; clock ; None ; None ; 23.000 ns ;
; N/A ; 40.32 MHz ( period = 24.800 ns ) ; mdr[1] ; sysbus[6] ; clock ; clock ; None ; None ; 23.000 ns ;
; N/A ; 40.32 MHz ( period = 24.800 ns ) ; mar[1] ; sysbus[4] ; clock ; clock ; None ; None ; 23.000 ns ;
; N/A ; 40.32 MHz ( period = 24.800 ns ) ; mar[1] ; mdr_out[4] ; clock ; clock ; None ; None ; 23.000 ns ;
; N/A ; 40.32 MHz ( period = 24.800 ns ) ; mar[3] ; sysbus[0] ; clock ; clock ; None ; None ; 23.000 ns ;
; N/A ; 40.32 MHz ( period = 24.800 ns ) ; mar[3] ; mdr_out[0] ; clock ; clock ; None ; None ; 23.000 ns ;
; N/A ; 40.49 MHz ( period = 24.700 ns ) ; mdr[1] ; sysbus[7] ; clock ; clock ; None ; None ; 22.900 ns ;
; N/A ; 40.49 MHz ( period = 24.700 ns ) ; add_r[1] ; mdr_out[6] ; clock ; clock ; None ; None ; 22.900 ns ;
; N/A ; 40.49 MHz ( period = 24.700 ns ) ; mdr[3] ; sysbus[6] ; clock ; clock ; None ; None ; 22.900 ns ;
; N/A ; 40.49 MHz ( period = 24.700 ns ) ; mem[0][5] ; sysbus[5] ; clock ; clock ; None ; None ; 22.900 ns ;
; N/A ; 40.65 MHz ( period = 24.600 ns ) ; mar[0] ; sysbus[7] ; clock ; clock ; None ; None ; 22.800 ns ;
; N/A ; 40.65 MHz ( period = 24.600 ns ) ; mdr[3] ; sysbus[7] ; clock ; clock ; None ; None ; 22.800 ns ;
; N/A ; 40.65 MHz ( period = 24.600 ns ) ; add_r[0] ; mdr_out[6] ; clock ; clock ; None ; None ; 22.800 ns ;
; N/A ; 40.65 MHz ( period = 24.600 ns ) ; mdr[6] ; sysbus[6] ; clock ; clock ; None ; None ; 22.800 ns ;
; N/A ; 40.65 MHz ( period = 24.600 ns ) ; add_r[3] ; mdr_out[5] ; clock ; clock ; None ; None ; 22.800 ns ;
; N/A ; 40.65 MHz ( period = 24.600 ns ) ; mdr[2] ; sysbus[5] ; clock ; clock ; None ; None ; 22.800 ns ;
; N/A ; 40.65 MHz ( period = 24.600 ns ) ; mar[2] ; sysbus[0] ; clock ; clock ; None ; None ; 22.800 ns ;
; N/A ; 40.65 MHz ( period = 24.600 ns ) ; mar[2] ; mdr_out[0] ; clock ; clock ; None ; None ; 22.800 ns ;
; N/A ; 40.82 MHz ( period = 24.500 ns ) ; add_r[1] ; mdr_out[7] ; clock ; clock ; None ; None ; 22.700 ns ;
; N/A ; 40.82 MHz ( period = 24.500 ns ) ; mdr[1] ; sysbus[5] ; clock ; clock ; None ; None ; 22.700 ns ;
; N/A ; 40.82 MHz ( period = 24.500 ns ) ; add_r[3] ; sysbus[3] ; clock ; clock ; None ; None ; 22.700 ns ;
; N/A ; 40.82 MHz ( period = 24.500 ns ) ; add_r[3] ; mdr_out[3] ; clock ; clock ; None ; None ; 22.700 ns ;
; N/A ; 40.82 MHz ( period = 24.500 ns ) ; add_r[3] ; mar[0] ; clock ; clock ; None ; None ; 22.700 ns ;
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; add_r[0] ; mdr_out[7] ; clock ; clock ; None ; None ; 22.600 ns ;
; N/A ; 40.98 MHz ( period = 24.400 ns ) ; mdr[6] ; sysbus[7] ; clock ; clock ; None ; None ; 22.600 ns ;
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