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Classic Timing Analyzer report for ppg
Tue Oct 14 14:38:13 2008
Quartus II Version 8.0 Build 215 05/29/2008 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'clk'
6. tsu
7. tco
8. th
9. Timing Analyzer Messages
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; Legal Notice ;
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; Timing Analyzer Summary ;
+------------------------------+-------+---------------+------------------------------------------------+----------+-----------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+------------------------------------------------+----------+-----------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 4.176 ns ; w[1] ; r_reg[4] ; -- ; clk ; 0 ;
; Worst-case tco ; N/A ; None ; 9.148 ns ; buf_reg ; pwm_pulse ; clk ; -- ; 0 ;
; Worst-case th ; N/A ; None ; -1.451 ns ; d[2] ; r_reg[4] ; -- ; clk ; 0 ;
; Clock Setup: 'clk' ; N/A ; None ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[0] ; r_reg[4] ; clk ; clk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+------------------------------------------------+----------+-----------+------------+----------+--------------+
+--------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+---------------------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP2C20F484C7 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
; Use TimeQuest Timing Analyzer ; Off ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Perform Multicorner Analysis ; On ; ; ; ;
; Reports the worst-case path for each clock domain and analysis ; Off ; ; ; ;
; Removes common clock path pessimism (CCPP) during slack computation ; Off ; ; ; ;
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; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-------+------------------------------------------------+----------+----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+----------+----------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[0] ; r_reg[3] ; clk ; clk ; None ; None ; 2.204 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[0] ; r_reg[2] ; clk ; clk ; None ; None ; 2.204 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[0] ; r_reg[1] ; clk ; clk ; None ; None ; 2.204 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[0] ; r_reg[0] ; clk ; clk ; None ; None ; 2.204 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[0] ; r_reg[4] ; clk ; clk ; None ; None ; 2.204 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[1] ; r_reg[3] ; clk ; clk ; None ; None ; 2.200 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[1] ; r_reg[2] ; clk ; clk ; None ; None ; 2.200 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[1] ; r_reg[1] ; clk ; clk ; None ; None ; 2.200 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[1] ; r_reg[0] ; clk ; clk ; None ; None ; 2.200 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[1] ; r_reg[4] ; clk ; clk ; None ; None ; 2.200 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[3] ; r_reg[3] ; clk ; clk ; None ; None ; 2.059 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[3] ; r_reg[2] ; clk ; clk ; None ; None ; 2.059 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[3] ; r_reg[1] ; clk ; clk ; None ; None ; 2.059 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[3] ; r_reg[0] ; clk ; clk ; None ; None ; 2.059 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[3] ; r_reg[4] ; clk ; clk ; None ; None ; 2.059 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[2] ; r_reg[3] ; clk ; clk ; None ; None ; 1.997 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[2] ; r_reg[2] ; clk ; clk ; None ; None ; 1.997 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[2] ; r_reg[1] ; clk ; clk ; None ; None ; 1.997 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[2] ; r_reg[0] ; clk ; clk ; None ; None ; 1.997 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[2] ; r_reg[4] ; clk ; clk ; None ; None ; 1.997 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[4] ; r_reg[3] ; clk ; clk ; None ; None ; 1.894 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[4] ; r_reg[2] ; clk ; clk ; None ; None ; 1.894 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[4] ; r_reg[1] ; clk ; clk ; None ; None ; 1.894 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[4] ; r_reg[0] ; clk ; clk ; None ; None ; 1.894 ns ;
; N/A ; Restricted to 380.08 MHz ( period = 2.631 ns ) ; r_reg[4] ; r_reg[4] ; clk ; clk ; None ; None ; 1.894 ns ;
+-------+------------------------------------------------+----------+----------+------------+----------+-----------------------------+---------------------------+-------------------------+
+----------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------+----------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------+----------+----------+
; N/A ; None ; 4.176 ns ; w[1] ; r_reg[3] ; clk ;
; N/A ; None ; 4.176 ns ; w[1] ; r_reg[2] ; clk ;
; N/A ; None ; 4.176 ns ; w[1] ; r_reg[1] ; clk ;
; N/A ; None ; 4.176 ns ; w[1] ; r_reg[0] ; clk ;
; N/A ; None ; 4.176 ns ; w[1] ; r_reg[4] ; clk ;
; N/A ; None ; 3.874 ns ; w[2] ; r_reg[3] ; clk ;
; N/A ; None ; 3.874 ns ; w[2] ; r_reg[2] ; clk ;
; N/A ; None ; 3.874 ns ; w[2] ; r_reg[1] ; clk ;
; N/A ; None ; 3.874 ns ; w[2] ; r_reg[0] ; clk ;
; N/A ; None ; 3.874 ns ; w[2] ; r_reg[4] ; clk ;
; N/A ; None ; 3.834 ns ; w[0] ; r_reg[3] ; clk ;
; N/A ; None ; 3.834 ns ; w[0] ; r_reg[2] ; clk ;
; N/A ; None ; 3.834 ns ; w[0] ; r_reg[1] ; clk ;
; N/A ; None ; 3.834 ns ; w[0] ; r_reg[0] ; clk ;
; N/A ; None ; 3.834 ns ; w[0] ; r_reg[4] ; clk ;
; N/A ; None ; 3.534 ns ; d[3] ; r_reg[3] ; clk ;
; N/A ; None ; 3.534 ns ; d[3] ; r_reg[2] ; clk ;
; N/A ; None ; 3.534 ns ; d[3] ; r_reg[1] ; clk ;
; N/A ; None ; 3.534 ns ; d[3] ; r_reg[0] ; clk ;
; N/A ; None ; 3.534 ns ; d[3] ; r_reg[4] ; clk ;
; N/A ; None ; 3.485 ns ; w[3] ; r_reg[3] ; clk ;
; N/A ; None ; 3.485 ns ; w[3] ; r_reg[2] ; clk ;
; N/A ; None ; 3.485 ns ; w[3] ; r_reg[1] ; clk ;
; N/A ; None ; 3.485 ns ; w[3] ; r_reg[0] ; clk ;
; N/A ; None ; 3.485 ns ; w[3] ; r_reg[4] ; clk ;
; N/A ; None ; 3.186 ns ; d[0] ; r_reg[3] ; clk ;
; N/A ; None ; 3.186 ns ; d[0] ; r_reg[2] ; clk ;
; N/A ; None ; 3.186 ns ; d[0] ; r_reg[1] ; clk ;
; N/A ; None ; 3.186 ns ; d[0] ; r_reg[0] ; clk ;
; N/A ; None ; 3.186 ns ; d[0] ; r_reg[4] ; clk ;
; N/A ; None ; 3.079 ns ; d[1] ; r_reg[3] ; clk ;
; N/A ; None ; 3.079 ns ; d[1] ; r_reg[2] ; clk ;
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