median.hier_info

用verilog编辑的中值滤波器！语言旁表有注释方便理解！

b3[1] <= b3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b3[2] <= b3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b3[3] <= b3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b3[4] <= b3[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b3[5] <= b3[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b3[6] <= b3[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b3[7] <= b3[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c3[0] <= c3[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c3[1] <= c3[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c3[2] <= c3[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c3[3] <= c3[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c3[4] <= c3[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c3[5] <= c3[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c3[6] <= c3[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c3[7] <= c3[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a2[0] <= a2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a2[1] <= a2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a2[2] <= a2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a2[3] <= a2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a2[4] <= a2[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a2[5] <= a2[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a2[6] <= a2[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a2[7] <= a2[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b2[0] <= b2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b2[1] <= b2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b2[2] <= b2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b2[3] <= b2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b2[4] <= b2[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b2[5] <= b2[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b2[6] <= b2[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b2[7] <= b2[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c2[0] <= c2[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c2[1] <= c2[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c2[2] <= c2[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c2[3] <= c2[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c2[4] <= c2[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c2[5] <= c2[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c2[6] <= c2[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c2[7] <= c2[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a1[0] <= a1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a1[1] <= a1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a1[2] <= a1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a1[3] <= a1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a1[4] <= a1[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a1[5] <= a1[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a1[6] <= a1[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
a1[7] <= a1[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b1[0] <= b1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b1[1] <= b1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b1[2] <= b1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b1[3] <= b1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b1[4] <= b1[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b1[5] <= b1[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b1[6] <= b1[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
b1[7] <= b1[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c1[0] <= c1[0]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c1[1] <= c1[1]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c1[2] <= c1[2]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c1[3] <= c1[3]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c1[4] <= c1[4]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c1[5] <= c1[5]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c1[6] <= c1[6]~reg0.DB_MAX_OUTPUT_PORT_TYPE
c1[7] <= c1[7]~reg0.DB_MAX_OUTPUT_PORT_TYPE


|median|ram:r1
clk => addr_reg[10].CLK
clk => addr_reg[9].CLK
clk => addr_reg[8].CLK
clk => addr_reg[7].CLK
clk => addr_reg[6].CLK
clk => addr_reg[5].CLK
clk => addr_reg[4].CLK
clk => addr_reg[3].CLK
clk => addr_reg[2].CLK
clk => addr_reg[1].CLK
clk => addr_reg[0].CLK
clk => mem.data_a[0].CLK
clk => mem.data_a[1].CLK
clk => mem.data_a[2].CLK
clk => mem.data_a[3].CLK
clk => mem.data_a[4].CLK
clk => mem.data_a[5].CLK
clk => mem.data_a[6].CLK
clk => mem.data_a[7].CLK
clk => mem.waddr_a[0].CLK
clk => mem.waddr_a[1].CLK
clk => mem.waddr_a[2].CLK
clk => mem.waddr_a[3].CLK
clk => mem.waddr_a[4].CLK
clk => mem.waddr_a[5].CLK
clk => mem.waddr_a[6].CLK
clk => mem.waddr_a[7].CLK
clk => mem.waddr_a[8].CLK
clk => mem.waddr_a[9].CLK
clk => mem.waddr_a[10].CLK
clk => always0~0.CLK
clk => mem.CLK0
we => always0~0.DATAIN
we => mem.WE
addr[0] => addr_reg[0].DATAIN
addr[0] => mem.waddr_a[0].DATAIN
addr[0] => mem.WADDR
addr[1] => addr_reg[1].DATAIN
addr[1] => mem.waddr_a[1].DATAIN
addr[1] => mem.WADDR1
addr[2] => addr_reg[2].DATAIN
addr[2] => mem.waddr_a[2].DATAIN
addr[2] => mem.WADDR2
addr[3] => addr_reg[3].DATAIN
addr[3] => mem.waddr_a[3].DATAIN
addr[3] => mem.WADDR3
addr[4] => addr_reg[4].DATAIN
addr[4] => mem.waddr_a[4].DATAIN
addr[4] => mem.WADDR4
addr[5] => addr_reg[5].DATAIN
addr[5] => mem.waddr_a[5].DATAIN
addr[5] => mem.WADDR5
addr[6] => addr_reg[6].DATAIN
addr[6] => mem.waddr_a[6].DATAIN
addr[6] => mem.WADDR6
addr[7] => addr_reg[7].DATAIN
addr[7] => mem.waddr_a[7].DATAIN
addr[7] => mem.WADDR7
addr[8] => addr_reg[8].DATAIN
addr[8] => mem.waddr_a[8].DATAIN
addr[8] => mem.WADDR8
addr[9] => addr_reg[9].DATAIN
addr[9] => mem.waddr_a[9].DATAIN
addr[9] => mem.WADDR9
addr[10] => addr_reg[10].DATAIN
addr[10] => mem.waddr_a[10].DATAIN
addr[10] => mem.WADDR10
wrdata[0] => mem.data_a[0].DATAIN
wrdata[0] => mem.DATAIN
wrdata[1] => mem.data_a[1].DATAIN
wrdata[1] => mem.DATAIN1
wrdata[2] => mem.data_a[2].DATAIN
wrdata[2] => mem.DATAIN2
wrdata[3] => mem.data_a[3].DATAIN
wrdata[3] => mem.DATAIN3
wrdata[4] => mem.data_a[4].DATAIN
wrdata[4] => mem.DATAIN4
wrdata[5] => mem.data_a[5].DATAIN
wrdata[5] => mem.DATAIN5
wrdata[6] => mem.data_a[6].DATAIN
wrdata[6] => mem.DATAIN6
wrdata[7] => mem.data_a[7].DATAIN
wrdata[7] => mem.DATAIN7
rddata[0] <= mem.DATAOUT
rddata[1] <= mem.DATAOUT1
rddata[2] <= mem.DATAOUT2
rddata[3] <= mem.DATAOUT3
rddata[4] <= mem.DATAOUT4
rddata[5] <= mem.DATAOUT5
rddata[6] <= mem.DATAOUT6
rddata[7] <= mem.DATAOUT7


|median|ram:r2
clk => addr_reg[10].CLK
clk => addr_reg[9].CLK
clk => addr_reg[8].CLK
clk => addr_reg[7].CLK
clk => addr_reg[6].CLK
clk => addr_reg[5].CLK
clk => addr_reg[4].CLK
clk => addr_reg[3].CLK
clk => addr_reg[2].CLK
clk => addr_reg[1].CLK
clk => addr_reg[0].CLK
clk => mem.data_a[0].CLK
clk => mem.data_a[1].CLK
clk => mem.data_a[2].CLK
clk => mem.data_a[3].CLK
clk => mem.data_a[4].CLK
clk => mem.data_a[5].CLK
clk => mem.data_a[6].CLK
clk => mem.data_a[7].CLK
clk => mem.waddr_a[0].CLK
clk => mem.waddr_a[1].CLK
clk => mem.waddr_a[2].CLK
clk => mem.waddr_a[3].CLK
clk => mem.waddr_a[4].CLK
clk => mem.waddr_a[5].CLK
clk => mem.waddr_a[6].CLK
clk => mem.waddr_a[7].CLK
clk => mem.waddr_a[8].CLK
clk => mem.waddr_a[9].CLK
clk => mem.waddr_a[10].CLK
clk => always0~0.CLK
clk => mem.CLK0
we => always0~0.DATAIN
we => mem.WE
addr[0] => addr_reg[0].DATAIN
addr[0] => mem.waddr_a[0].DATAIN
addr[0] => mem.WADDR
addr[1] => addr_reg[1].DATAIN
addr[1] => mem.waddr_a[1].DATAIN
addr[1] => mem.WADDR1
addr[2] => addr_reg[2].DATAIN
addr[2] => mem.waddr_a[2].DATAIN
addr[2] => mem.WADDR2
addr[3] => addr_reg[3].DATAIN
addr[3] => mem.waddr_a[3].DATAIN
addr[3] => mem.WADDR3
addr[4] => addr_reg[4].DATAIN
addr[4] => mem.waddr_a[4].DATAIN
addr[4] => mem.WADDR4
addr[5] => addr_reg[5].DATAIN
addr[5] => mem.waddr_a[5].DATAIN
addr[5] => mem.WADDR5
addr[6] => addr_reg[6].DATAIN
addr[6] => mem.waddr_a[6].DATAIN
addr[6] => mem.WADDR6
addr[7] => addr_reg[7].DATAIN
addr[7] => mem.waddr_a[7].DATAIN
addr[7] => mem.WADDR7
addr[8] => addr_reg[8].DATAIN
addr[8] => mem.waddr_a[8].DATAIN
addr[8] => mem.WADDR8
addr[9] => addr_reg[9].DATAIN
addr[9] => mem.waddr_a[9].DATAIN
addr[9] => mem.WADDR9
addr[10] => addr_reg[10].DATAIN
addr[10] => mem.waddr_a[10].DATAIN
addr[10] => mem.WADDR10
wrdata[0] => mem.data_a[0].DATAIN
wrdata[0] => mem.DATAIN
wrdata[1] => mem.data_a[1].DATAIN
wrdata[1] => mem.DATAIN1
wrdata[2] => mem.data_a[2].DATAIN
wrdata[2] => mem.DATAIN2
wrdata[3] => mem.data_a[3].DATAIN
wrdata[3] => mem.DATAIN3
wrdata[4] => mem.data_a[4].DATAIN
wrdata[4] => mem.DATAIN4
wrdata[5] => mem.data_a[5].DATAIN
wrdata[5] => mem.DATAIN5
wrdata[6] => mem.data_a[6].DATAIN
wrdata[6] => mem.DATAIN6
wrdata[7] => mem.data_a[7].DATAIN
wrdata[7] => mem.DATAIN7
rddata[0] <= mem.DATAOUT
rddata[1] <= mem.DATAOUT1
rddata[2] <= mem.DATAOUT2
rddata[3] <= mem.DATAOUT3
rddata[4] <= mem.DATAOUT4
rddata[5] <= mem.DATAOUT5
rddata[6] <= mem.DATAOUT6
rddata[7] <= mem.DATAOUT7


|median|ram:r3
clk => addr_reg[10].CLK
clk => addr_reg[9].CLK
clk => addr_reg[8].CLK
clk => addr_reg[7].CLK
clk => addr_reg[6].CLK
clk => addr_reg[5].CLK
clk => addr_reg[4].CLK
clk => addr_reg[3].CLK
clk => addr_reg[2].CLK
clk => addr_reg[1].CLK
clk => addr_reg[0].CLK
clk => mem.data_a[0].CLK
clk => mem.data_a[1].CLK
clk => mem.data_a[2].CLK
clk => mem.data_a[3].CLK
clk => mem.data_a[4].CLK
clk => mem.data_a[5].CLK
clk => mem.data_a[6].CLK
clk => mem.data_a[7].CLK
clk => mem.waddr_a[0].CLK
clk => mem.waddr_a[1].CLK
clk => mem.waddr_a[2].CLK
clk => mem.waddr_a[3].CLK
clk => mem.waddr_a[4].CLK
clk => mem.waddr_a[5].CLK
clk => mem.waddr_a[6].CLK
clk => mem.waddr_a[7].CLK
clk => mem.waddr_a[8].CLK
clk => mem.waddr_a[9].CLK
clk => mem.waddr_a[10].CLK
clk => always0~0.CLK
clk => mem.CLK0
we => always0~0.DATAIN
we => mem.WE
addr[0] => addr_reg[0].DATAIN
addr[0] => mem.waddr_a[0].DATAIN
addr[0] => mem.WADDR
addr[1] => addr_reg[1].DATAIN
addr[1] => mem.waddr_a[1].DATAIN
addr[1] => mem.WADDR1
addr[2] => addr_reg[2].DATAIN
addr[2] => mem.waddr_a[2].DATAIN
addr[2] => mem.WADDR2
addr[3] => addr_reg[3].DATAIN
addr[3] => mem.waddr_a[3].DATAIN
addr[3] => mem.WADDR3
addr[4] => addr_reg[4].DATAIN
addr[4] => mem.waddr_a[4].DATAIN
addr[4] => mem.WADDR4
addr[5] => addr_reg[5].DATAIN
addr[5] => mem.waddr_a[5].DATAIN
addr[5] => mem.WADDR5
addr[6] => addr_reg[6].DATAIN
addr[6] => mem.waddr_a[6].DATAIN
addr[6] => mem.WADDR6
addr[7] => addr_reg[7].DATAIN
addr[7] => mem.waddr_a[7].DATAIN
addr[7] => mem.WADDR7
addr[8] => addr_reg[8].DATAIN
addr[8] => mem.waddr_a[8].DATAIN
addr[8] => mem.WADDR8
addr[9] => addr_reg[9].DATAIN
addr[9] => mem.waddr_a[9].DATAIN
addr[9] => mem.WADDR9
addr[10] => addr_reg[10].DATAIN
addr[10] => mem.waddr_a[10].DATAIN
addr[10] => mem.WADDR10
wrdata[0] => mem.data_a[0].DATAIN
wrdata[0] => mem.DATAIN
wrdata[1] => mem.data_a[1].DATAIN
wrdata[1] => mem.DATAIN1
wrdata[2] => mem.data_a[2].DATAIN
wrdata[2] => mem.DATAIN2
wrdata[3] => mem.data_a[3].DATAIN
wrdata[3] => mem.DATAIN3
wrdata[4] => mem.data_a[4].DATAIN
wrdata[4] => mem.DATAIN4
wrdata[5] => mem.data_a[5].DATAIN
wrdata[5] => mem.DATAIN5
wrdata[6] => mem.data_a[6].DATAIN
wrdata[6] => mem.DATAIN6
wrdata[7] => mem.data_a[7].DATAIN
wrdata[7] => mem.DATAIN7
rddata[0] <= mem.DATAOUT
rddata[1] <= mem.DATAOUT1
rddata[2] <= mem.DATAOUT2
rddata[3] <= mem.DATAOUT3
rddata[4] <= mem.DATAOUT4
rddata[5] <= mem.DATAOUT5
rddata[6] <= mem.DATAOUT6
rddata[7] <= mem.DATAOUT7