📄 block1.map.rpt
字号:
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; HDL message level ; Level2 ; Level2 ;
+--------------------------------------------------------------------+--------------------+--------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Source Files Read ;
+----------------------------------+-----------------+------------------------------------+-----------------------------------------------------------------+
; File Name with User-Entered Path ; Used in Netlist ; File Type ; File Name with Absolute Path ;
+----------------------------------+-----------------+------------------------------------+-----------------------------------------------------------------+
; ad_control.v ; yes ; User Verilog HDL File ; E:/FPGA/project/ADControl/ad_control.v ;
; block1.bdf ; yes ; User Block Diagram/Schematic File ; E:/FPGA/project/ADControl/block1.bdf ;
; lpm_divide.tdf ; yes ; Megafunction ; c:/altera/quartus60/libraries/megafunctions/lpm_divide.tdf ;
; abs_divider.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/abs_divider.inc ;
; sign_div_unsign.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/sign_div_unsign.inc ;
; aglobal60.inc ; yes ; Other ; c:/altera/quartus60/libraries/megafunctions/aglobal60.inc ;
; db/lpm_divide_g8m.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/lpm_divide_g8m.tdf ;
; db/sign_div_unsign_9nh.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/sign_div_unsign_9nh.tdf ;
; db/alt_u_div_2ue.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/alt_u_div_2ue.tdf ;
; db/add_sub_3dc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_3dc.tdf ;
; db/add_sub_4dc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_4dc.tdf ;
; db/add_sub_kec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_kec.tdf ;
; db/add_sub_lec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_lec.tdf ;
; db/add_sub_mec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_mec.tdf ;
; db/add_sub_nec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_nec.tdf ;
; db/add_sub_oec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_oec.tdf ;
; db/add_sub_pec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_pec.tdf ;
; db/add_sub_qec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_qec.tdf ;
; db/add_sub_rec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_rec.tdf ;
; db/add_sub_sec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_sec.tdf ;
; db/add_sub_tec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_tec.tdf ;
; db/add_sub_5dc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_5dc.tdf ;
; db/add_sub_uec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_uec.tdf ;
; db/add_sub_vec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_vec.tdf ;
; db/add_sub_0fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_0fc.tdf ;
; db/add_sub_1fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_1fc.tdf ;
; db/add_sub_2fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_2fc.tdf ;
; db/add_sub_3fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_3fc.tdf ;
; db/add_sub_4fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_4fc.tdf ;
; db/add_sub_5fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_5fc.tdf ;
; db/add_sub_6fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_6fc.tdf ;
; db/add_sub_7fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_7fc.tdf ;
; db/add_sub_6dc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_6dc.tdf ;
; db/add_sub_8fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_8fc.tdf ;
; db/add_sub_9fc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_9fc.tdf ;
; db/add_sub_7dc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_7dc.tdf ;
; db/add_sub_8dc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_8dc.tdf ;
; db/add_sub_9dc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_9dc.tdf ;
; db/add_sub_adc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_adc.tdf ;
; db/add_sub_bdc.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_bdc.tdf ;
; db/add_sub_jec.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_jec.tdf ;
; db/add_sub_mac.tdf ; yes ; Auto-Generated Megafunction ; E:/FPGA/project/ADControl/db/add_sub_mac.tdf ;
+----------------------------------+-----------------+------------------------------------+-----------------------------------------------------------------+
+-----------------------------------------------------+
; Analysis & Synthesis Resource Usage Summary ;
+---------------------------------------------+-------+
; Resource ; Usage ;
+---------------------------------------------+-------+
; Total logic elements ; 1232 ;
; -- Combinational with no register ; 1166 ;
; -- Register only ; 12 ;
; -- Combinational with a register ; 54 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 208 ;
; -- 3 input functions ; 860 ;
; -- 2 input functions ; 37 ;
; -- 1 input functions ; 115 ;
; -- 0 input functions ; 0 ;
; -- Combinational cells for routing ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 624 ;
; -- arithmetic mode ; 608 ;
; -- qfbk mode ; 0 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 0 ;
; -- asynchronous clear/load mode ; 0 ;
; ; ;
; Total registers ; 66 ;
; Total logic cells in carry chains ; 660 ;
; I/O pins ; 58 ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 66 ;
; Total fan-out ; 3692 ;
; Average fan-out ; 2.86 ;
+---------------------------------------------+-------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Analysis & Synthesis Resource Utilization by Entity ;
+--------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ;
+--------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------------------------------------------------------------------------------------------+
; |block1 ; 1232 (0) ; 66 ; 0 ; 0 ; 58 ; 0 ; 1166 (0) ; 12 (0) ; 54 (0) ; 660 (0) ; 0 (0) ; |block1 ;
; |ad_control:inst| ; 1232 (153) ; 66 ; 0 ; 0 ; 0 ; 0 ; 1166 (87) ; 12 (12) ; 54 (54) ; 660 (110) ; 0 (0) ; |block1|ad_control:inst ;
; |lpm_divide:Div0| ; 1079 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 1079 (0) ; 0 (0) ; 0 (0) ; 550 (0) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0 ;
; |lpm_divide_g8m:auto_generated| ; 1079 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 1079 (0) ; 0 (0) ; 0 (0) ; 550 (0) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated ;
; |sign_div_unsign_9nh:divider| ; 1079 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 1079 (0) ; 0 (0) ; 0 (0) ; 550 (0) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider ;
; |alt_u_div_2ue:divider| ; 1079 (529) ; 0 ; 0 ; 0 ; 0 ; 0 ; 1079 (529) ; 0 (0) ; 0 (0) ; 550 (0) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider ;
; |add_sub_0fc:add_sub_22| ; 26 (26) ; 0 ; 0 ; 0 ; 0 ; 0 ; 26 (26) ; 0 (0) ; 0 (0) ; 26 (26) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_0fc:add_sub_22 ;
; |add_sub_1fc:add_sub_23| ; 27 (27) ; 0 ; 0 ; 0 ; 0 ; 0 ; 27 (27) ; 0 (0) ; 0 (0) ; 27 (27) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_1fc:add_sub_23 ;
; |add_sub_2fc:add_sub_24| ; 28 (28) ; 0 ; 0 ; 0 ; 0 ; 0 ; 28 (28) ; 0 (0) ; 0 (0) ; 28 (28) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_2fc:add_sub_24 ;
; |add_sub_3fc:add_sub_25| ; 29 (29) ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (29) ; 0 (0) ; 0 (0) ; 29 (29) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_3fc:add_sub_25 ;
; |add_sub_4fc:add_sub_26| ; 30 (30) ; 0 ; 0 ; 0 ; 0 ; 0 ; 30 (30) ; 0 (0) ; 0 (0) ; 30 (30) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_4fc:add_sub_26 ;
; |add_sub_5dc:add_sub_2| ; 6 (6) ; 0 ; 0 ; 0 ; 0 ; 0 ; 6 (6) ; 0 (0) ; 0 (0) ; 6 (6) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_5dc:add_sub_2 ;
; |add_sub_5fc:add_sub_27| ; 31 (31) ; 0 ; 0 ; 0 ; 0 ; 0 ; 31 (31) ; 0 (0) ; 0 (0) ; 31 (31) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_5fc:add_sub_27 ;
; |add_sub_6dc:add_sub_3| ; 7 (7) ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 7 (7) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_6dc:add_sub_3 ;
; |add_sub_6fc:add_sub_28| ; 32 (32) ; 0 ; 0 ; 0 ; 0 ; 0 ; 32 (32) ; 0 (0) ; 0 (0) ; 32 (32) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_6fc:add_sub_28 ;
; |add_sub_7dc:add_sub_4| ; 8 (8) ; 0 ; 0 ; 0 ; 0 ; 0 ; 8 (8) ; 0 (0) ; 0 (0) ; 8 (8) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_7dc:add_sub_4 ;
; |add_sub_7fc:add_sub_29| ; 33 (33) ; 0 ; 0 ; 0 ; 0 ; 0 ; 33 (33) ; 0 (0) ; 0 (0) ; 33 (33) ; 0 (0) ; |block1|ad_control:inst|lpm_divide:Div0|lpm_divide_g8m:auto_generated|sign_div_unsign_9nh:divider|alt_u_div_2ue:divider|add_sub_7fc:add_sub_29 ;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -