up3_clock.tan.rpt
来自「用vhdl设计实现的多功能电子钟」· RPT 代码 · 共 339 行 · 第 1/5 页
RPT
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; N/A ; 106.11 MHz ( period = 9.424 ns ) ; WEEK1[0] ; DATA_BUS_VALUE[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.698 ns ;
; N/A ; 106.11 MHz ( period = 9.424 ns ) ; CHAR6[0] ; DATA_BUS_VALUE[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.719 ns ;
; N/A ; 106.62 MHz ( period = 9.379 ns ) ; CHAR1[1] ; DATA_BUS_VALUE[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.674 ns ;
; N/A ; 106.72 MHz ( period = 9.370 ns ) ; CHAR49[0] ; DATA_BUS_VALUE[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.665 ns ;
; N/A ; 106.75 MHz ( period = 9.368 ns ) ; ps2:U1|hit_1 ; BCD_CLK_HRD1[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.451 ns ;
; N/A ; 106.75 MHz ( period = 9.368 ns ) ; ps2:U1|hit_1 ; BCD_CLK_HRD1[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.451 ns ;
; N/A ; 106.93 MHz ( period = 9.352 ns ) ; WEEK3[2] ; DATA_BUS_VALUE[2] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.669 ns ;
; N/A ; 107.07 MHz ( period = 9.340 ns ) ; CHAR49[2] ; DATA_BUS_VALUE[2] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.685 ns ;
; N/A ; 107.07 MHz ( period = 9.340 ns ) ; CHAR43[4] ; DATA_BUS_VALUE[4] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.635 ns ;
; N/A ; 107.23 MHz ( period = 9.326 ns ) ; BCD_DAY1[3] ; BCD_DAY1[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 9.065 ns ;
; N/A ; 107.23 MHz ( period = 9.326 ns ) ; BCD_DAY1[3] ; BCD_DAY1[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 9.065 ns ;
; N/A ; 107.23 MHz ( period = 9.326 ns ) ; BCD_DAY1[3] ; BCD_DAY1[2] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 9.065 ns ;
; N/A ; 107.23 MHz ( period = 9.326 ns ) ; BCD_DAY1[3] ; BCD_DAY1[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 9.065 ns ;
; N/A ; 107.32 MHz ( period = 9.318 ns ) ; ps2:U1|hit_1 ; BCD_DAY0[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.396 ns ;
; N/A ; 107.32 MHz ( period = 9.318 ns ) ; ps2:U1|hit_1 ; BCD_DAY0[2] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.396 ns ;
; N/A ; 107.32 MHz ( period = 9.318 ns ) ; ps2:U1|hit_1 ; BCD_DAY0[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.396 ns ;
; N/A ; 107.47 MHz ( period = 9.305 ns ) ; CHAR7[0] ; DATA_BUS_VALUE[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.579 ns ;
; N/A ; 107.55 MHz ( period = 9.298 ns ) ; BCD_DAY1[3] ; BCD_DAY0[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 9.035 ns ;
; N/A ; 107.55 MHz ( period = 9.298 ns ) ; BCD_DAY1[3] ; BCD_DAY0[2] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 9.035 ns ;
; N/A ; 107.55 MHz ( period = 9.298 ns ) ; BCD_DAY1[3] ; BCD_DAY0[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 9.035 ns ;
; N/A ; 107.82 MHz ( period = 9.275 ns ) ; CHAR46[1] ; DATA_BUS_VALUE[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.570 ns ;
; N/A ; 107.83 MHz ( period = 9.274 ns ) ; CHAR0[4] ; DATA_BUS_VALUE[4] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.547 ns ;
; N/A ; 107.94 MHz ( period = 9.264 ns ) ; CHAR46[6] ; DATA_BUS_VALUE[6] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.559 ns ;
; N/A ; 108.26 MHz ( period = 9.237 ns ) ; BCD_SECD0[1] ; BCD_HRD1[2] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 8.978 ns ;
; Timing analysis restricted to 200 rows. ; To change the limit use Settings (Assignments menu) ; ; ; ; ; ; ; ;
+-----------------------------------------+-----------------------------------------------------+--------------+-------------------+------------+-----------+-----------------------------+---------------------------+-------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Hold: 'clk_48Mhz' ;
+------------------------------------------+----------------+--------------+------------+-----------+----------------------------+----------------------------+--------------------------+
; Minimum Slack ; From ; To ; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;
+------------------------------------------+----------------+--------------+------------+-----------+----------------------------+----------------------------+--------------------------+
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[0] ; KEY_BCD[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 2.113 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[0] ; KEY_BCD[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 2.899 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[2] ; KEY_BCD[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 2.960 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[1] ; KEY_BCD[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 3.283 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[6] ; KEY_BCD[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 3.772 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[1] ; KEY_BCD[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 3.834 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[6] ; ps2:U1|hit_1 ; clk_48Mhz ; clk_48Mhz ; None ; None ; 3.875 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[7] ; KEY_BCD[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 3.969 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[2] ; KEY_BCD[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 3.991 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[0] ; KEY_BCD[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.017 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[5] ; KEY_BCD[2] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.052 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[3] ; KEY_BCD[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.090 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[1] ; KEY_BCD[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.152 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[2] ; KEY_BCD[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.276 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[4] ; KEY_BCD[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.377 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[3] ; KEY_BCD[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.521 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[6] ; KEY_BCD[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.527 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[4] ; KEY_BCD[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.600 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[5] ; KEY_BCD[3] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.634 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[3] ; ps2:U1|hit_1 ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.674 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[4] ; ps2:U1|hit_1 ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.703 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[6] ; KEY_BCD[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.704 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[5] ; KEY_BCD[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.728 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[4] ; KEY_BCD[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.763 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[7] ; KEY_BCD[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.766 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[0] ; KEY_BCD[2] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.768 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[5] ; ps2:U1|hit_1 ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.831 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[3] ; KEY_BCD[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.857 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[5] ; KEY_BCD[0] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.939 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[1] ; KEY_BCD[2] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 4.961 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[7] ; KEY_BCD[1] ; clk_48Mhz ; clk_48Mhz ; None ; None ; 5.000 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[0] ; ps2:U1|hit_1 ; clk_48Mhz ; clk_48Mhz ; None ; None ; 5.172 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[1] ; ps2:U1|hit_1 ; clk_48Mhz ; clk_48Mhz ; None ; None ; 5.476 ns ;
; Not operational: Clock Skew > Data Delay ; ps2:U1|leds[2] ; ps2:U1|hit_1 ; clk_48Mhz ; clk_48Mhz ; None ; None ⌨️ 快捷键说明
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